ISE添加IP核并仿真

1. 打开ISE软件，新建工程：

 File -> New project，然后填入工程名及工程路径

2. 工程设置，根据FPGA板子设置

3. 加入设计文件，在Design一栏中的Hierarchy中右键，选择New source->Verilog Module，填入文件名；此处也可通过Add source添加verilog设计模块。

4. 添加ip核，如上，选择New source->IP(CORE……)，填入IP核文件名，然后根据功能或者名称选择相应的IP核，接着会跳到IP核参数设置界面，根据相应的功能进行选择和设置IP核。此处以添加rom为例：

1) 在选择IP核界面，选择Memories & Storage Elements -> RAMs & ROMs -> Block Memory Generator，然后点Next-> Finish，会弹出IP设置界面。

2) Page 2 of 6界面中，选择Single Port ROM；Page 3中，填入位宽和深度；Page 4中，选择Load Init File，导入rom初始化coe文件，可由MATLAB产生，需注意文件格式，最后直接生成。

5. 仿真：

在Design一栏中的Hierarchy中，选择View为Simulation，然后在空白处右键，选择New source -> Verilog Test Fixture，写入相应的testbench。选中test_bench，然后点击下方的ISim Simulator，点击Behavioral Check Syntax查错，点击Simulate Behavioral Model，会弹出相应的波形仿真界面，可通过改仿真时间来查看波形。