riscv debug (一) 相关概念

最新推荐文章于 2024-09-08 19:53:59 发布
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分类专栏： RISCV-debug 文章标签： riscv debug
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本文链接：https://blog.csdn.net/u011011827/article/details/121160532
版权 
riscv debug包括
	非侵入式性调试(即trace)
		// 没有实现, 于 2017-6-30 被 riscv debug 手册移除
		// 但是 另外开了一个手册 ,叫做 riscv-trace-spec.pdf
	侵入式调试
		1. halt(debug mode) 模式
			// jtag  连上将核 halt 住 , 进入 halt
			// ebreak 执行后 进入 halt // dret 退出 halt 模式
		2. debug 异常处理函数模式
			mcause 其中有一个异常原因 为  Breakpoint
			怎么进入 Breakpoint 异常 ?
				只有 Trigger 会导致 进入 Breakpoint 异常
				
			

riscv 的 trigger 可以导致的 action	// 类似于 arm中 的 (DWT&FPB的集合)
	1. breakpoint exception
	
	2. 进入 debug mode
	
	3. trace function 1
	4. trace function 2
	5. trace function ...
riscv debug架构

在这里插入图片描述

图中
一般来说 , DM 与 hart 的对应关系 为 1:1 , 但 也可以是 1:n
一个芯片设计中,可以有多个 DTM , 例如  JTAG-DTM , USB-DTM , 两者不可同时使用,但是一个芯片中可以同时存在
不能同时使用 是 由 芯片使用者 保障的.
riscv debug 与 jtag 的关系
riscv debug 实现了 "jtag" 定义的 jtag状态机
riscv debug 实现了 "jtag" 定义的 硬件接口
riscv debug 实现了 "jtag" 定义的 IDCODE BYPASS

riscv debug 还定义 了 jtag 未定义的 
	1. DMI 寄存器
	2. program buffer
	3. Abstract Command 中的 Quick Access
	4. Abstract Command 中的 Access Register 的 postexec
	5. Abstract Command 中的 Access Register 的 transfer
riscv debug 可以访问什么
hart 的运行控制 						: DM负责
hart 的停止控制 						: DM负责,Trigger Module 负责 // 一旦停止,hart 将 通知 DM,表示hart已经停止

// 总述 : 任何属于(GPR/FPR/CSR)的寄存器 , 可以通过两种方式访问
GPR的 访问 							: Abstract commands 负责,也可以 进行(Additional registers(CSR/FPR)的访问)
Additional registers(CSR/FPR)的访问 	: Program Buffer 负责

// 总述 : 任何属于 system memory map 的内存  , 可以通过三种方式访问
访问内存 							: Program Buffer 负责/需要hart参与运行
访问内存 							: 系统总线(可选) 负责 // 不需要hart 参与运行
访问内存 							: Abstract Commands 负责
互联网资料
【RISC-V CPU Debug 专栏 1 -- RISCV 相关文档的区别与联系】
CodingCos的博客
03-26 201
ISA（指令集架构）是 RISC-V 体系结构的核心部分，定义了指令集、寄存器和执行行为等基本内容。这部分文档由组织批准（Ratified），是处理器实现的基础。Profiles（配置文件）定义了 RISC-V处理器应实现的最低 ISA 组合，以确保不同处理器的软件兼容性。通过限定 ISA 组合，避免厂商各自扩展导致碎片化。Non-ISA 规范不涉及CPU 指令集，而是 RISC-V生态系统相关标准。这些标准有助于软件、调试、存储器接口、芯片互连等领域的发展。规范类型主要作用主要内容示例。
【RISC-V CPU Debug 专栏 1.1 -- RISC-V debug 规范】
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这种调试架构使得 RISC-V 平台能够灵活地支持各种复杂的调试场景，满足从低级硬件调试到操作系统级别调试的需求。RISC-V 的调试支持架构由多个组件组成，用于实现对硬件的全面调试功能。以下是 RISC-V 调试框架的主要组件和它们的作用说明。RISC-V 调试规范为处理器设计者和开发者提供了强大的工具，用于多种复杂调试场景，提高了调试效率，并简化了调试过程。RISC-V 调试规范为 RISC-V 处理器提供了一套标准化的调试接口和功能，旨在支持多种调试用例。以下是 RISC-V 调试规范的详细介绍。
Rocketchip RISC-V Debug调试硬件相关（一）
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2019年10月份，RISCV发布了一版新的硬件代码，并对Debug调试部分进行了对应的升级修改，随后一直沿用2019年的版本至今，目前版本为0.13.2版本。本文重点研究对应的升级和修改意义，以及在后续SoC集成时的处理方法。阅读本文之前，请对RISCV的Debug调试有个基础的了解，比如JTAG五线或四线连接、调试软件openOCD、RISCV调试过程和基本流程。调试的主要工作方式和新版本新增的功能介绍。............
RISC-V debug手册中文版
11-20
中文版---RISC-V External Debug Support Version 0.13.2.pdf 欢迎技术交流
riscv-debug-spec-0.11nov12 Riscv 调试文档
02-27
riscv-debug-spec-0.11 介绍riscv 调试文档，版本0.11，
riscv-debug-spec-0.13 Riscv 调试V13
02-27
riscv-debug-spec-0.13. riscv 调试协议 v13 版本，写的很详细，供参考
RISC-V Debug 协议
zya1314125的博客
10-18 1405
¶那么，如何实现上面提到的 Abstract Command（比如读写寄存器，读写内存等）呢？Debug Spec 里面提到一种 Execution-Based 的方式，即在 Debug mode 下，核心依然在执行代码，只不过执行的是调试用的特殊代码。它做的就是轮询 Debug Module 等待命令，接受到命令以后，就去读写寄存器/内存，然后通过 data0-12 来传输数据。
Debug RISC-V CPU: SweRV with OpenOCD
G程师专栏
09-18 1847
OpenOCD是一个开源的Debug Translator，它负责将GDB的调试命令（与CPU Architecture无关）翻译为操作芯片Debug Module的硬件指令。OpenOCD源代码的src/target目录包含了与CPU architecture相关的源代码。 下图中， Debug Host采用了开源的 GDB + OpenOCD，也可以是其他的软件，比如Segger的J-Link Commander。 Debug Transport就是JTAG在线调试（仿真）器，比如J-...
RISC-V Debug SpecificationVersion 1.0-STABLE
10-23
在术语方面，该文档定义了调试过程中的关键概念，这对于理解调试协议至关重要。这些术语可能包括但不限于：调试模块(DM)、调试接口(DI)、调试访问端口(DAP)、调试事件、断点、单步执行、寄存器访问以及异常和故障...
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07-18
通过以上内容的梳理，《RISC-V Debug Specification》（版本1.0.0-rc3）为读者呈现了一个全面且系统的RISC-V调试框架，不仅涵盖了基本概念和技术细节，还关注了实际应用场景和未来发展趋势。对于从事RISC-V处理器...
riscv-debug-draft.pdf
04-27
**RISC-V Debug Support**是为RISC-V架构提供调试支持的一种规范。版本0.14.0-DRAFT是该文档的一个草稿版本，旨在定义如何在RISC-V处理器上进行有效的调试，并确保其与未来标准的一致性。该文档由Ernie Edgar和Tim ...
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04-27
RISC-V debug 中文调试说明
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09-30
risc-v 调试规格文档 0.13版本
riscv-debug:RISC-V调试模块的实现
04-18
riscv调试 关于这个项目 RISC-V调试规范的实现（版本1.3） 目标平台 DE10-Lite上的 本项目中使用的调试传输是英特尔FPGA虚拟JTAG riscv-openocd目录包含VJTAG支持
20201221 RISC-V Debug Support Version 1.0.0-STABLE中文版.pdf
12-30
RISC-V debug spec V1.0中文版
RISC-V External Debug Support_调试协议_最新版本
04-21
RISC-V External Debug Support最新版本
riscv-spec.pdf
08-31
内存一致性模型是多核处理器设计中的一个关键概念，它定义了处理器核心之间交互和共享内存时遵循的规则。RISC-V的RVWMO模型被提出来允许处理器实现以确保数据在处理器之间正确共享，这对于多处理器系统中的并行处理...
RISCV Debug Module--通过JTAG访问DM寄存器
m0_69658078的博客
09-08 1377
笔者认为，最常用的IR是位于0x11的Debug Module Interface Access(dmi)寄存器，dmi即Debug总线，几乎所有的Debug操作都需要访问dmi寄存器，比如访问RISCV通用寄存器、CSR、内存等操作。dmi[1:0]代表操作类型，1为读，2为写，dmi[33:2]代表读写数据，dmi[abits+33:34]代表地址，一般abits是7。此时你会想，给JTAG打的数据是0101这样的格式，岂不是很难理解，毕竟它不像AMBA这样的总线协议，有addr、data这样的信号。
RISC-V Debug协议解读
a_weiming的博客
10-10 6643
此文对RISC-V Debug协议做一个简单的介绍，具体的内容，大家可以查看协议本身内容。 https://github.com/riscv/riscv-debug-spec/blob/master/riscv-debug-stable.pdf 介绍是按目录结构进行的。 1 Introduction All hart registers (including CSRs) can be read/written. Memory can be accessed either from the hart’s p
riscv debug
06-20
### 回答1： RISC-V Debug是指在RISC-V处理器上进行调试和跟踪的功能。在RISC-V架构中，调试和跟踪的任务是通过Debug模块来完成的。 Debug模块包含在RISC-V处理器内部，是一种专门用于处理器调试和跟踪的硬件模块。 RISC-V Debug包含许多调试和跟踪功能，例如控制处理器的执行，观察处理器中的寄存器和内存等。RISC-V Debug还提供了对处理器状态的全面控制，可以在处理器处于各种状态时停止和继续执行。 RISC-V Debug还提供了与软件调试器或硬件调试器通信的接口。调试器可以通过这些接口与Debug模块进行通信，并将调试信息传递给处理器。调试器还可以将指令和数据发送到处理器以进行调试和跟踪。 总之，RISC-V Debug是处理器调试和跟踪的重要功能，它为开发人员提供了全面的调试和跟踪功能，使他们可以更轻松地识别和解决程序的错误和问题。 ### 回答2： RISC-V Debug是RISC-V ISA的一个可选标准扩展，它为处理器的调试和系统级调试提供了一种标准化的方式。它定义了一组可选的调试功能，包括 CPU 控制、 CPU 状态、系统总线、设备访问和跟踪 等，同时也提供了一个调试接口，使得不同供应商或开发者的调试工具可以互相兼容。 在 RISC-V Debug 系统中，有两个主要元素：Debug Host 和 Debug Target，它们之间集成了所有的调试功能。Debug Host可以是任何一种类型的调试器，在RISC-V调试系统中起到控制和分析的作用；而Debug Target则是被调试的系统，可以是一台单核处理器或者是多核系统。除此之外，还有一个可选的调试交换机元件，用于连接Debug Host和Debug Target，实现远程调试。 RISC-V Debug的设计使得调试器可以在不同的硬件实现之间实现高度可移植性，而且它还可以集成到底层固件或操作系统中。RISC-V Debug标准的实现可以通过类似 OpenOCD、GDB 和 J-Link的调试工具或者其他厂商的调试工具来完成，这让用户可以灵活选择不同的实现方式以满足不同的需求。
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