hdlbits.01xz.net /Circuits/Sequential Logic/Finite State Machines/Serial receiver and datapath

已于 2023-02-01 11:02:18 修改
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分类专栏： FPGA 文章标签： fpga开发 Powered by 金山文档
于 2023-02-01 10:33:26 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
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module top_module(
    input clk,
    input in,
    input reset,    // Synchronous reset
    output [7:0] out_byte,
    output done
); //

    // Use FSM from Fsm_serial

    // New: Datapath to latch input bits.
    

    parameter IDLE =     13'b0000000000001;
    parameter START =     13'b0000000000010;
    parameter B0 =         13'b0000000000100;
    parameter B1 =         13'b0000000001000;
    parameter B2 =         13'b0000000010000;
    parameter B3 =         13'b0000000100000;
    parameter B4 =         13'b0000001000000;
    parameter B5 =         13'b0000010000000;
    parameter B6 =         13'b0000100000000;
    parameter B7 =         13'b0001000000000;
    parameter STOP =     13'b0010000000000;
    parameter END =     13'b0100000000000;
    parameter ERROR =   13'b1000000000000;
    
    reg [12:0] state, next;
    
    //ff
    always @(posedge clk) begin
        if(reset)
            state = START;
        else
            state = next;
    end
    
    // trans
    always @(*) begin
        next = START;
        case(state)
            START:begin
                if(in == 0)
                    next = B7;
                else
                    next = START;
            end
            B7:begin
                next = B6;
            end
            B6:begin
                next = B5;
            end
            B5:begin
                next = B4;
            end
            B4:begin
                next = B3;
            end
            B3:begin
                next = B2;
            end
            B2:begin
                next = B1;
            end
            B1:begin
                next = B0;
            end
            B0:begin
                next = STOP;
            end
            STOP:begin
                if(in == 1)
                    next = END;
                else
                    next = ERROR;
            end
            ERROR:
                if(in == 1)
                    next = START;
                else
                    next = ERROR;
            END:
                if(in == 0)
                    next = B7;
                else
                    next = START;
            default:begin
                next = START;
            end
        endcase
    end
    
    //out
    assign done = (state == END)? 1: 0;
    always @(negedge clk) begin
        case (state) 
            B7:
                out_byte[7] = in;
            B6:
                out_byte[6] = in;
            B5:
                out_byte[5] = in;
            B4:
                out_byte[4] = in;
            B3:
                out_byte[3] = in;
            B2:
                out_byte[2] = in;
            B1:
                out_byte[1] = in;
            B0:
                out_byte[0] = in;
            default:
                out_byte = out_byte;
        endcase
    end

endmodule

题目故意在clk下降沿放了一次in的改变， 我是下降沿锁存， 所以错了

改成上升沿

module top_module(
    input clk,
    input in,
    input reset,    // Synchronous reset
    output [7:0] out_byte,
    output done
);

    // Use FSM from Fsm_serial

    // New: Datapath to latch input bits.
    

    parameter IDLE =     13'b0000000000001;
    parameter START =     13'b0000000000010;
    parameter B0 =         13'b0000000000100;
    parameter B1 =         13'b0000000001000;
    parameter B2 =         13'b0000000010000;
    parameter B3 =         13'b0000000100000;
    parameter B4 =         13'b0000001000000;
    parameter B5 =         13'b0000010000000;
    parameter B6 =         13'b0000100000000;
    parameter B7 =         13'b0001000000000;
    parameter STOP =     13'b0010000000000;
    parameter END =     13'b0100000000000;
    parameter ERROR =   13'b1000000000000;
    
    reg [12:0] state, next;
    
    //ff
    always @(posedge clk) begin
        if(reset)
            state = START;
        else
            state = next;
    end
    
    // trans
    always @(*) begin
        next = START;
        case(state)
            START:begin
                if(in == 0)
                    next = B7;
                else
                    next = START;
            end
            B7:begin
                next = B6;
            end
            B6:begin
                next = B5;
            end
            B5:begin
                next = B4;
            end
            B4:begin
                next = B3;
            end
            B3:begin
                next = B2;
            end
            B2:begin
                next = B1;
            end
            B1:begin
                next = B0;
            end
            B0:begin
                next = STOP;
            end
            STOP:begin
                if(in == 1)
                    next = END;
                else
                    next = ERROR;
            end
            ERROR:
                if(in == 1)
                    next = START;
                else
                    next = ERROR;
            END:
                if(in == 0)
                    next = B7;
                else
                    next = START;
            default:begin
                next = START;
            end
        endcase
    end
    
    //out
    assign done = (state == END)? 1'b1: 1'b0;
    always @(posedge clk) begin
        case (state) 
            START:
                out_byte = 8'b0;
            B7:
                out_byte[7] = in;
            B6:
                out_byte[6] = in;
            B5:
                out_byte[5] = in;
            B4:
                out_byte[4] = in;
            B3:
                out_byte[3] = in;
            B2:
                out_byte[2] = in;
            B1:
                out_byte[1] = in;
            B0:
                out_byte[0] = in;
            default:
                out_byte = out_byte;
        endcase
    end

endmodule

修改位顺序， 验证OK了， 但是感觉很奇怪

module top_module(
    input clk,
    input in,
    input reset,    // Synchronous reset
    output [7:0] out_byte,
    output done
);

    // Use FSM from Fsm_serial

    // New: Datapath to latch input bits.
    

    parameter IDLE =     13'b0000000000001;
    parameter START =     13'b0000000000010;
    parameter B0 =         13'b0000000000100;
    parameter B1 =         13'b0000000001000;
    parameter B2 =         13'b0000000010000;
    parameter B3 =         13'b0000000100000;
    parameter B4 =         13'b0000001000000;
    parameter B5 =         13'b0000010000000;
    parameter B6 =         13'b0000100000000;
    parameter B7 =         13'b0001000000000;
    parameter STOP =     13'b0010000000000;
    parameter END =     13'b0100000000000;
    parameter ERROR =   13'b1000000000000;
    
    reg [12:0] state, next;
    
    //ff
    always @(posedge clk) begin
        if(reset)
            state = START;
        else
            state = next;
    end
    
    // trans
    always @(*) begin
        next = START;
        case(state)
            START:begin
                if(in == 0)
                    next = B0;
                else
                    next = START;
            end
            B0:begin
                next = B1;
            end
            B1:begin
                next = B2;
            end
            B2:begin
                next = B3;
            end
            B3:begin
                next = B4;
            end
            B4:begin
                next = B5;
            end
            B5:begin
                next = B6;
            end
            B6:begin
                next = B7;
            end
            B7:begin
                next = STOP;
            end
            STOP:begin
                if(in == 1)
                    next = END;
                else
                    next = ERROR;
            end
            ERROR:
                if(in == 1)
                    next = START;
                else
                    next = ERROR;
            END:
                if(in == 0)
                    next = B0;
                else
                    next = START;
            default:begin
                next = START;
            end
        endcase
    end
    
    //out
    assign done = (state == END)? 1'b1: 1'b0;
    always @(posedge clk) begin
        case (state) 
            START:
                out_byte = 8'b0;
            B7:
                out_byte[7] = in;
            B6:
                out_byte[6] = in;
            B5:
                out_byte[5] = in;
            B4:
                out_byte[4] = in;
            B3:
                out_byte[3] = in;
            B2:
                out_byte[2] = in;
            B1:
                out_byte[1] = in;
            B0:
                out_byte[0] = in;
            default:
                out_byte = out_byte;
        endcase
    end

endmodule

更新：对bit计数减少状态

module top_module(
    input clk,
    input in,
    input reset,    // Synchronous reset
    output [7:0] out_byte,
    output done
);

    // Use FSM from Fsm_serial

    // New: Datapath to latch input bits.

    parameter START =     5'b00001;
    parameter RECV =    5'b00010;
    parameter STOP =     5'b00100;
    parameter END =     5'b01000;
    parameter ERROR =   5'b10000;
    
    reg [4:0] state, next;
    
    //ff
    always @(posedge clk) begin
        if(reset)
            state = START;
        else
            state = next;
    end
    
    integer cnt;
    
    // trans
    always @(*) begin
        next = START;
        case(state)
            START:begin
                if(in == 0)
                    next = RECV;
                else
                    next = START;
            end
            RECV: begin
                if(cnt == 7)
                    next = STOP;
                else
                    next = RECV;
            end
            STOP:begin
                if(in == 1)
                    next = END;
                else
                    next = ERROR;
            end
            ERROR:
                if(in == 1)
                    next = START;
                else
                    next = ERROR;
            END:
                if(in == 0)
                    next = RECV;
                else
                    next = START;
            default:begin
                next = START;
            end
        endcase
    end
    
    always @(posedge clk) begin
        if(reset)
            cnt = 0;
        else begin
            if((state == START) || (state == END))
                cnt = 0;
            else 
                cnt = cnt+1;
        end
    end
    
    //out
    assign done = (state == END)? 1'b1: 1'b0;
    always @(posedge clk) begin
        case (state) 
            START:
                out_byte = 8'b0;
            RECV:
                case(cnt)
                    0:
                        out_byte[0]=in;
                    1:
                        out_byte[1]=in;
                    2:
                        out_byte[2]=in;
                    3:
                        out_byte[3]=in;
                    4:
                        out_byte[4]=in;
                    5:
                        out_byte[5]=in;
                    6:
                        out_byte[6]=in;
                    7:
                        out_byte[7]=in;
                endcase
            default:
                out_byte = out_byte;
        endcase
    end

endmodule

验证成功，但是有个warrning

修改：完美了

module top_module(
    input clk,
    input in,
    input reset,    // Synchronous reset
    output [7:0] out_byte,
    output done
);

    // Use FSM from Fsm_serial

    // New: Datapath to latch input bits.

    parameter START =     5'b00001;
    parameter RECV =    5'b00010;
    parameter STOP =     5'b00100;
    parameter END =     5'b01000;
    parameter ERROR =   5'b10000;
    
    reg [4:0] state, next;
    
    //ff
    always @(posedge clk) begin
        if(reset)
            state = START;
        else
            state = next;
    end
    
    integer cnt;
    
    // trans
    always @(*) begin
        next = START;
        case(state)
            START:begin
                if(in == 0)
                    next = RECV;
                else
                    next = START;
            end
            RECV: begin
                if(cnt == 7)
                    next = STOP;
                else
                    next = RECV;
            end
            STOP:begin
                if(in == 1)
                    next = END;
                else
                    next = ERROR;
            end
            ERROR:
                if(in == 1)
                    next = START;
                else
                    next = ERROR;
            END:
                if(in == 0)
                    next = RECV;
                else
                    next = START;
            default:begin
                next = START;
            end
        endcase
    end
    
    always @(posedge clk) begin
        if(reset)
            cnt = 0;
        else begin
            if((state == START) || (state == END))
                cnt = 0;
            else 
                cnt = cnt+1;
        end
    end
    
    //out
    assign done = (state == END)? 1'b1: 1'b0;
    always @(posedge clk) begin
        case (state) 
            START:
                out_byte = 8'b0;
            RECV:
                out_byte[cnt] = in;
            default:
                out_byte = out_byte;
        endcase
    end

endmodule
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设置4个状态IDLE:空闲状态START: 接收数据状态STOP: 成功接收到结束位状态WAIT:等待结束位状态注意：1.有错误会被丢弃，或参考https://github.com/Shengrong-LSR/HDLBits-Solutions-Verilog/blob/master/3_Circuits/2_Sequential Logic/5_Finite State Machines/135_Serial receiver.v。
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VHDL和Verilog是两种广泛使用的HDL，用于设计和验证数字电子系统，尤其是FPGA和ASIC（Application-Specific Integrated Circuits）。它们允许工程师以类似于高级编程语言的方式描述硬件的行为和结构。在本项目中，...
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08-11
在电子设计自动化（EDA）领域，VHDL和Verilog是两种主要的硬件描述语言（HDL），用于设计、仿真和实现数字逻辑系统，如Field Programmable Gate Arrays（FPGA）和Application Specific Integrated Circuits（ASIC）...
HDLBits — Verilog Practice 在线练习
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04-18 352
在线练习网址： https://hdlbits.01xz.net/wiki/Main_Page 一、门电路练习 1.与门 问题的解决代码： module top_module( input a, input b, output out ); assign out=a&b; endmodule 结果展示： 2.非门 问题的解决代码： module top_module( input in, output out ); assign out=~in; endm.
fpga 同步fifo
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11-15 295
FIFO（First In First Out，即先入先出），是一种数据缓存器，用来实现数据先入先出。根据 FIFO 工作的时钟域，可以将 FIFO 分为同步 FIFO 和异步 FIFO。同步 FIFO 是指读时钟和写时钟 为同一个时钟，在时钟沿来临时同时发生读写操作，常。异步 FIFO 是指读写时钟不一致，读写时钟是互相独立的，一般用于数据信号跨时钟阈。特性的缓存器，常被用于多比特 数据跨时钟域的转换、读写数据带宽不同步等场合。FIFO 在使用时并不存在像 RAM 那样的读写冲突问题。
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11-12 973
以m3_rco_z为例，set_output_delay -get_port A -clock m3_rco_z，那如果DIV后的时钟在使用m3_pll_z的时候驱动的是B，那B那边的约束就要把-clock 后面改成m3_pll_z，这样未免有些麻烦，所以用一个buf在那里将名字更改成同一个但是case不同source源不同，这样写不同模块的SDC约束的时候就可以简化很多。经过分频器之后假设分频系数是3分频，且经过buf的clk为clk_buf。那按照这样的设置我们成功的把M0左右两端的时钟约束成功了！
基于RK3568+FPGA的1U/2U电力通讯管理机电力网关解决方案
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1 x RS232/GPIO/电源, 2 x 4 Pin header, PH=2.54mm 母座 (COMx), 内部连接。②2 x 电口 (RJ45, w/LED, 10/100/1000M自适应)+2 x 100/1000Base光口。● 4 x DO继电器应用 (常开/常闭可选), 4 x DI (NPN/PNP可选), 2KV隔离。①4 x 电口扩展板 (RJ45, w/LED, 10/100/1000M自适应)通信管理机在变电站综合自动化通信系统中的结构图如图。
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在数据传输的过程中,每次接收到的数据必须在下一次数据传输之前被采样,如果之前接收到的数据没有被读取,那么这些已经接收完成的数据将有可能会被丢弃,导致 SPI物理模块最终失效.因此,在程序中一般都会在 SPI传输完数据后,去读取 SPI设备里的数据,即使这。设备好还是从设备),相当于该设备有一个 bit 大小的数据被交换了.一个 Slave 设备要想能够。些数据在我们的程序里是无用的(虽然发送后紧接着的读取是无意义的，但仍然需要从寄存器中读出来)。
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FT4232H 是一款由 FTDI 提供的多功能 USB 转串行接口芯片，广泛应用于各种电子和嵌入式系统中。它具有四个独立的通道，每个通道可以配置为不同的模式以支持多种通信协议。FT4232H 拥有四个通道（Channel A、B、C 和 D），每个通道都可以被配置为不同的接口模式。特别的是，Channel A 和 Channel B 每个都配备了一个多协议同步串行引擎（MPSSE），这使得它们能够支持多种串行通信协议。
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