hdlbits.01xz.net /Circuits/Sequential Logic/Finite State Machines/Q8: Design a Mealy FSM

已于 2023-02-03 09:48:06 修改
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分类专栏： FPGA 文章标签： fpga开发 Powered by 金山文档
于 2023-02-02 16:24:12 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/u011493332/article/details/128852674
版权
该文章展示了一个Verilog代码示例，它定义了一个状态机。初始代码存在问题，经过两次修改，最终修复了错误。修改主要涉及状态参数的更新以及输出条件的修正，确保在特定状态下，当输入满足条件时，输出正确响应。
摘要由CSDN通过智能技术生成

尝试1， 错误， 完全没输出

module top_module (
    input clk,
    input aresetn,    // Asynchronous active-low reset
    input x,
    output z ); 
    
    parameter BIT1 = 3'b001;
    parameter BIT2 = 3'b001;
    parameter BIT3 = 3'b100;
    
    reg [2:0] state, next;
    
    always @(posedge clk or negedge aresetn) begin
        if(aresetn == 0)
            state <= BIT1;
        else
            state <= next;
    end
    
    always @(*) begin
           next = BIT1;
        case(state)
            BIT1: begin
                if(x == 1'b1)
                    next = BIT2;
                else
                    next = BIT1;
            end
            BIT2: begin
                if(x == 1'b0)
                    next = BIT3;
                else
                    next = BIT1;
            end
            BIT3: begin
                if(x == 1'b1)
                    next = BIT1;
                else
                    next = BIT1;
            end
            default: begin
                next = BIT1;
            end
        endcase
    end
            
    always @(posedge clk or negedge aresetn) begin
        if(aresetn == 0)
            z <= 1'b0;
        else if(state == BIT3 && x == 1'b1)
            z <= 1'b1;
        else
            z <= 1'b0;
    end
            
endmodule

上面的parameter错了， 修改后

module top_module (
    input clk,
    input aresetn,    // Asynchronous active-low reset
    input x,
    output z ); 
    
    parameter BIT1 = 3'b001;
    parameter BIT2 = 3'b010;
    parameter BIT3 = 3'b100;
    
    reg [2:0] state, next;
    
    always @(posedge clk or negedge aresetn) begin
        if(aresetn == 0)
            state <= BIT1;
        else
            state <= next;
    end
    
    always @(*) begin
           next = BIT1;
        case(state)
            BIT1: begin
                if(x == 1'b1)
                    next = BIT2;
                else
                    next = BIT1;
            end
            BIT2: begin
                if(x == 1'b0)
                    next = BIT3;
                else
                    next = BIT1;
            end
            BIT3: begin
                if(x == 1'b1)
                    next = BIT2;
                else
                    next = BIT1;
            end
            default: begin
                next = BIT1;
            end
        endcase
    end
            
    //always @(posedge clk or negedge aresetn) begin
    always @(*) begin
        if(aresetn == 0)
            z <= 1'b0;
        else if(state == BIT3 && x == 1'b1)
            z <= 1'b1;
        else
            z <= 1'b0;
    end
            
endmodule

再次修改， OK了

module top_module (
    input clk,
    input aresetn,    // Asynchronous active-low reset
    input x,
    output z ); 
    
    parameter BIT1 = 3'b001;
    parameter BIT2 = 3'b010;
    parameter BIT3 = 3'b100;
    
    reg [2:0] state, next;
    
    always @(posedge clk or negedge aresetn) begin
        if(aresetn == 0)
            state <= BIT1;
        else
            state <= next;
    end
    
    always @(*) begin
           next = BIT1;
        case(state)
            BIT1: begin
                if(x == 1'b1)
                    next = BIT2;
                else
                    next = BIT1;
            end
            BIT2: begin
                if(x == 1'b0)
                    next = BIT3;
                else
                    next = BIT2;
            end
            BIT3: begin
                if(x == 1'b1)
                    next = BIT2;
                else
                    next = BIT1;
            end
            default: begin
                next = BIT1;
            end
        endcase
    end
            
    //always @(posedge clk or negedge aresetn) begin
    always @(*) begin
        if(aresetn == 0)
            z <= 1'b0;
        else if(state == BIT3 && x == 1'b1)
            z <= 1'b1;
        else
            z <= 1'b0;
    end
            
endmodule
Tezt777
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