【FPGA】【Verilog】【基础模块】分频器

最新推荐文章于 2024-10-17 14:25:38 发布

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分类专栏： FPGA学习基础模块

本文链接：https://blog.csdn.net/u012135070/article/details/79542968

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该博客详细介绍了如何使用Verilog语言设计FPGA分频器，包括1/2分频通过always敏感表实现，1/4分频利用计数器的方法，以及1/2和多种分频的计数器另类实现。通过示例testbench和仿真时序，展示了分频器的功能和验证过程。

摘要由CSDN通过智能技术生成

1/2分频，借助always 的敏感表实现：

	module half_clk(reset, clk_in,clk_out);
	input clk_in, reset;
	output clk_out;
	reg clk_out;
	
	always @(posedge clk_in)
	begin
	if (!reset)
		clk_out = 0;
	else 
		clk_out = !clk_out;
	end 
endmodule

testbench:

`timescale 1ns/100ps
`define clk_cycle 50
module halfclktest;
reg clk_in,reset;
wire clk_out;
always #`clk_cycle clk_in = ~clk_in;
initial
 begin
 clk_in = 0;
 reset = 1;
 #100 reset = 0;
 #100 reset = 1;
 #10000 $stop;
 end
half_clk half_clk(.reset(reset),.clk_in(clk_in),.clk_out(clk_out)) ;
endmodule

1/4分频，借助计数器实现：

module fdivision(reset,f10m,f500k);
	input f10m,reset;
	output f500k;
	reg f500k;
	reg [7:0] j;
		always @(posedge f10m )
			if (!reset)
				begin 
					f500k <= 0 ;
					j <= 0;
				end
			else