【FPGA】【Verilog】【基础模块】矩阵键盘

最新推荐文章于 2024-02-11 21:06:33 发布
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分类专栏： FPGA学习 基础模块
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本文链接：https://blog.csdn.net/u012135070/article/details/79631098
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结构:用4条I/O线作为行线，4条I/O线作为列线组成的键盘。在行线和列线的每一个交叉点上，设置一个按键。


检测方法:【置列线，检测行线(行线包含上拉电阻)】依次将列线置为低电平，即在置某一根列线为低电平时,其它列线为高电平。同时再逐行检测各行线的电平状态 ；若某行为低，则该行线与置为低电平的列线交叉处的按键就是闭合的按键。

代码：

module Test_unit(clk,rst_n,keyin,keyscan,LED);

 input 			clk,rst_n;
 input 	[3:0]		keyin;
 output 	[3:0] 	keyscan;
 output	reg 	[15:0]	LED; 

 wire [4:0] real_number;
 
 	keyscan0 u2(
				.clk(clk),
				.rst_n(rst_n),
				.keyscan(keyscan),
				.keyin(keyin),
				.real_number(real_number)
				);

always @(*)
	case(real_number)
		5'd0:	LED	<=	16'b0_00000_00000_00001;
		5'd1:	LED	<=	16'b0_00000_00000_00010;
		5'd2:	LED	<=	16'b0_00000_00000_00100;
		5'd3:	LED	<=	16'b0_00000_00000_01000;
		5'd4:	LED	<=	16'b0_00000_00000_10000;
		5'd5:	LED	<=	16'b0_00000_00001_00000;
		5'd6:	LED	<=	16'b0_00000_00010_00000;
		5'd7:	LED	<=	16'b0_00000_00100_00000;
		5'd8:	LED	<=	16'b0_00000_01000_00000;
		5'd9:	LED	<=	16'b0_00000_10000_00000;
		5'd10:LED	<=	16'b0_00001_00000_00000;
		5'd11:LED	<=	16'b0_00010_00000_00000;
		5'd12:LED	<=	16'b0_00100_00000_00000;
		5'd13:LED	<=	16'b0_01000_00000_00000;
		5'd14:LED	<=	16'b0_10000_00000_00000;
		5'd15:LED	<=	16'b1_00000_00000_00000;
	default:	LED	<=~16'b1_11111_11111_11111;
	endcase 
endmodule 
		
 
`define OK 1'b1	//定义OK代表1
`define NO 1'b0	//定义NO代表0
`define NoKeyIsPressed 17	//定义NoKeyIsPressed代表17
 
//模块名及输入输出端口的定义
module keyscan0(clk,rst_n,keyscan,keyin,real_number);
 input clk,rst_n;
 
 input [3:0]keyin;
 output [3:0] keyscan;
 
 output [4:0] real_number;
 
 reg [3:0] state;
 reg [3:0] four_state; 
 reg [3:0] scancode,scan_state;
 reg [4:0] numberout,number_reg,number_reg1,number_reg2, real_number;   
reg AnyKeyPressed;
 
 assign keyscan = scancode;
 
 always @(posedge clk)  //always块1
 if (!rst_n)
      begin
        scancode <=4'b0000;
        scan_state<= 4'b0000;
      end
 else
     if(AnyKeyPressed)
        case (scan_state)
			4'b0000: begin scancode<=4'b1110; scan_state<= 4'b0001; end
			4'b0001: begin  scancode <= {scancode[0],scancode[3:1]}; end      
        endcase
     else 
        begin
			scancode <=4'b0000;
			scan_state<= 4'b0000;
        end  

 always @(posedge clk)   //always块2  
 if( !(&keyin))
	begin
	 AnyKeyPressed <= `OK ;  
	 four_state <= 4'b0000;
	end
 else 
	if(AnyKeyPressed)
	   case(four_state)
		 4'b0000: begin  AnyKeyPressed <= `OK ;  four_state<=4'b0001; end
		 4'b0001: begin  AnyKeyPressed <= `OK ;  four_state<=4'b0010; end
		 4'b0010: begin  AnyKeyPressed <= `OK ;  four_state<=4'b0100; end
		 4'b0100: begin  AnyKeyPressed <= `OK ;  four_state<=4'b1000; end
		 4'b1000: begin  AnyKeyPressed <= `NO ;   end
		 default: AnyKeyPressed <= `NO ;
	   endcase
	else 
		 four_state <= 4'b0000;
          
always @(posedge clk) 	//always块3
  casex({scancode,keyin})
    8'b0111_1110: numberout <= 5'd1-1;
    8'b1011_1110: numberout <= 5'd5-1;  
    8'b1101_1110: numberout <= 5'd9-1;
    8'b1110_1110: numberout <= 5'd13-1; 
    
    8'b0111_1101: numberout <= 5'd2-1;
    8'b1011_1101: numberout <= 5'd6-1;  
    8'b1101_1101: numberout <= 5'd10-1;
    8'b1110_1101: numberout <= 5'd14-1; 
        
    8'b0111_1011: numberout <= 5'd3-1;
    8'b1011_1011: numberout <= 5'd7-1; 
    8'b1101_1011: numberout <= 5'd11-1;
    8'b1110_1011: numberout <= 5'd15-1; 
    
    8'b0111_0111: numberout <= 5'd4-1;
    8'b1011_0111: numberout <= 5'd8-1;  
    8'b1101_0111: numberout <= 5'd12-1;
    8'b1110_0111: numberout <= 5'd16-1;
    default: numberout <=`NoKeyIsPressed;
   endcase
   
always @(posedge clk) 	//always块4
begin
	if (!rst_n)
	begin
	  number_reg <= 0;
	end
	else
		if( numberout<=5'd15 && numberout>=5'd0)
			begin
				 number_reg <= numberout;  
			end
		else
			begin
				if(AnyKeyPressed == `NO)
					number_reg <= `NoKeyIsPressed;  
			end
		   
 end
         
always @(posedge clk)  //always块5
 if (!rst_n)
	state <= 4'b0000;
 else 
	case (state)
4'd0: begin   
			number_reg1 <= number_reg;
			state <=4'd1;
		end
4'd1: begin 
			if(number_reg == number_reg1)
				state <= 4'd2;
			else
				state <= 4'd0;
		end
4'd2: begin
			if (number_reg == number_reg1)                  
				state <= 4'd3;
			else
				state <= 4'd0;
		end                     
4'd3: begin
			if (number_reg == number_reg1)                
				state <= 4'd4;
			else
				state <= 4'd0;   
		end          
4'd4: begin   
			 if(number_reg == number_reg1)
				state <=4'd5;
			 else
				state <= 4'd0; 
		end
4'd5: begin 
			if(number_reg == number_reg1)
				state <= 4'd6;
			else
				state <= 4'd0;
		end
4'd6: begin
			if (number_reg == number_reg1)                  
				state <= 4'd7;
			else
				state <= 4'd0;
		end                     
4'd7: begin
			if (number_reg == number_reg1)                
				  state <= 4'd8;
			else
				  state <= 4'd0;   
		end          
4'd8: begin 
			if (number_reg == number_reg1)    
				  state <=4'd9;
			else
				  state <= 4'd0;  
		end
4'd9: begin 
			if(number_reg == number_reg1)
				  state <= 4'd10;
			else
				  state <= 4'd0;
		end
4'd10: begin
			if (number_reg == number_reg1)                  
				  state <= 4'd11;
			else
				 state <= 4'd0;
		end                     
4'd11: begin
			if (number_reg == number_reg1)                
				 state <= 4'd12;
			else
				 state <= 4'd0;   
		end          
4'd12: begin 
			if(number_reg == number_reg1)
			  state <= 4'd13;
			else
			  state <= 4'd0;
		end
4'd13: begin
			if (number_reg == number_reg1)                  
				  state <= 4'd14;
			else
				 state <= 4'd0;
		end                     
4'd14: begin
			if (number_reg == number_reg1)                
			 state <= 4'd15;
			else
			 state <= 4'd0;   
		end                 
4'd15: begin
			if (number_reg == number_reg1 ) 
				begin                 
					state <= 4'd0;
					real_number <=number_reg; 
				end
			else
						 state <= 4'b0000;   
		end                        
  default:   state <= 4'b0000;   
  endcase   
endmodule
管脚分配【AX301】：

效果：按个键，亮个相应数字的灯。

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专栏目录
01.verilog基础模块.pdf
06-18
本文主要介绍verilog基础模块，夯实基础，对深入学习FPGA会有很大帮助，包括常用数据类型、运算符、组合逻辑等语法的基础入门知识。
基于Verilog的矩阵键盘实现
Ray
06-17 9252
Verilog语言采用的是4*4矩阵键盘，每按下一个键数码管会显示当前按键的值。
#FPGA（矩阵键盘—数码管）
最新发布
byhyf83862547的博客
02-11 375
2.设备：Cyclone II EP2C8Q208C8N。（2）行raw作为输出，列col作为输入。（3）2ms扫描一行。3.实验：数码管显示矩阵键盘按下的数字。5.步骤:（1）行raw扫描。FPGA矩阵键盘运行效果。
用FPGA实现16位矩阵键盘键值在数码管的显示
08-03
用FPGA实现16位矩阵键盘键值在数码管的显示，按下按键时对应的键值会显示在数码管上。包含了所需要的所有源代码。
基于FPGA的矩阵键盘
05-05
基于FPGA的矩阵键盘，键盘为4*4，键盘不带电源，因此键盘的输出（开发板的输入）需要上拉，开发板为Basys3
key_scan1.rar_FPGA 矩阵键盘_fpga keyboard_verilog scan_矩阵键盘FPGA_键盘
09-24
用verilog语言描述的键盘扫描程序，用于FPGA芯片以及矩阵键盘的测试。
基于FPGA的4x4矩阵键盘控制器verilog开发实现
FPGA/MATLAB学习教程/源码/项目合作开发
11-28 7309
这里第一部分的主要目标是设计一个键盘扫描程序，并读取4*4键盘上的键盘，并以0，1，2，3，4，5，6，7，8，9，A，B，C，D，E，F在7段数码管上显示出来。这里我们将用到开发板的键盘和数码管。本模块分为键盘扫描和数码管显示两个部分。这两个部分非常的简单，这里我们合在一起设计。
verilog-FAPG开发系列-4x4矩阵键盘
weixin_52688879的博客
05-08 1454
矩阵键盘的示意图如下图所示，为了判别某个按键按下的键值信息，采用端口扫描的方式，一般采用：向R端口扫描输入一组只有0的4为数据，如1110、1101、1011、0111，若有按键按下，则C端口有相应信息，如图S1口按下,则有{R,C}=1110_0111。
2021-05-05 cannon矩阵乘法 verilog设计
wewewexiao2008的博客
05-05 4490
矩阵乘法设计 0 实验目的 以Verilog设计硬件4x4矩阵乘法器。可选用： Cannon乘法、Fox乘法、Systolic乘法、DNS乘法等任何算法。 module Matrix4x4(input clk, input A[3:0][3:0][7:0], input B[3:0][3:0][7:0], output S[3:0][3:0][7:0]); 进一步讨论以硬件方式计算NxN矩阵乘法器设计。可先以软件模拟(以调用4x4矩阵计算函数，计算NxN矩阵)。也可认为相当于增加一条复杂指令。利用ISE进行
基于Verilog的低功耗矩阵键盘扫描设计
08-12
基于Verilog的低功耗矩阵键盘扫描设计，电路处于低功耗模式，在检测到有按键按下时，开始正常工作并扫描按键，判断是哪个按键被按下，得出键值后再次进入低功耗模式。
verilog矩阵按键与数码管实验
qq_52112285的博客
10-17 793
2)矩阵键盘扫描模块（key_4x4）：矩阵键盘扫描模块主要是对IO扩展板上的矩阵键盘进行行列扫描， 定位出哪一个按键被按下并将其对应的编号传递给数码管显示模块。1)顶层模块（top_matrix_keyboard）：顶层模块主要是对其它三个子模块进行例化，实现子模块间的信号连接。3)数码管显示模块（seg_led）：接收矩阵键盘扫描模块（key_4x4）传递出的按键编号值并将数据流水方式显示。通过拨码开关控制 IO 扩展板上的 LED 灯亮灭，然后将矩阵键盘的按键编号显示在数码管上。
基于Verilog 语言开发的FPGA密码锁工程。通过矩阵键盘输入按键值
xyDFZIhDZj的博客
11-09 458
通过对Quartus和vivado两个版本的工程的介绍，我们可以看到，使用FPGA技术可以实现对密码锁的快速开发和部署，并且可以在保证密码锁安全性的同时，提高程序的性能和速度。通过仿真测试，我们可以检查整个程序的正确性。其次，在修改密码的部分中，首先需要输入当前密码进行验证，验证成功后，才可以进行密码的修改。输入12修改密码，13清除密码，可以修改原来默认的密码，修改时首先要输入当前密码进行验证，正确后才能更新当前密码，否则修改不成功。其次，在修改密码的部分，我们使用了先进的加密算法，以确保密码的安全性。
FPGA学习——矩阵键盘驱动及数码管显示键值
zsisinterested的博客
05-23 7282
矩阵键盘原理 在做矩阵键盘的驱动时，写了好多次都没有成功，出现了各种奇奇怪怪的错误。最后在网上看了无数篇的博客和讲解，终于搞懂了原理。 矩阵键盘的电路原理图如图所示（在网上看到别人的就随手down了下来）： 矩阵键盘一共十六个按键，共接出八个引脚（四个行四个列），其中四个输入，四个输出。一般都把四个行作为输入的四条线，把四个列作为输出。 先将四条列线全部拉低，若有按键被按下，电路接通，则对应的行线也被拉低，输出低电平，其余行线为高电平。然后在依次拉低每一条列线，其余列线置高电平，来判断是哪一根列线使输出行
4x4矩阵键盘设计Verilog矩阵式键盘控制,视频/代码
diaojiangxue的博客
10-15 585
名称：4x4矩阵键盘设计Verilog矩阵式键盘控制（代码在文末付费下载）软件：Quartus语言：Verilog代码功能：键盘控制电路设计，设计一个4x4矩阵式键盘控制电路，并实现按键的显示。演示视频：部分代码展示module key_4x4 ( clk_500KHz,//500KHZ reset, //低电平复位L_row, //行 H_col, //列 display_l。在上电默认情况下，L[3:0] =1111，因为上拉了3.3V，而默认情况下H[3:0]为低电平；H_col, //列。
基于FPGA的 矩阵键盘按键识别 【原理+源码】
记录所学，分享知识，结识挚友
12-21 3821
最近了解了矩阵键盘扫描的原理，动手实现了一下，在这里做一个简单的总结。
Verilog实现简易电子琴，（4*4+5）矩阵键盘控制的21个单音输出
qq_67109227的博客
10-27 910
其原理为：主板生成四位周期序列（1110,1101,1011,0111），并将四位数据通过IO口送入矩阵键盘，当A端为1110时，如果按键KEY0按下（key_column_0,1,2,3）输出分别为0111，如果KEY1按下（key_column_0,1,2,3）输出分别为1011；如果此时KEY4按下（key_column_0,1,2,3）输出分别为1111；按键不按下是2脚悬空，为1；以此为确定哪个按键按下。input rst;//5个高音拨档开关//按键输出信号。
基于Verilog的FPGA扩展4x4键盘矩阵实例
m0_48770376的博客
09-27 5806
概论：FPGA开发板上的按键太少，只有一个复位键，用户要进行选择操作什么的很不方便，所以扩展一个4x4矩阵键盘，本文主要是扩展矩阵键盘的Verilog程序实现过程。 关键字：FPGA 4x4矩阵键盘 Verilog HDL I/O外设 FPGA开发板如图1所示。 图1 EP4CE6E22C8N开发板 可以看到，只有一个复位按建，对于很多需要根据用户的选择进行操作的项目来说是很不方便的，重新买一块FPGA开发板又太贵了，所以选择扩展一个矩阵键盘。 矩阵键...
【正点原子FPGA连载】 第三十章 IO扩展模块实验-摘自【正点原子】领航者ZYNQ之FPGA开发指南_V2.0
weixin_55796564的博客
01-11 3371
1）实验平台：正点原子领航者ZYNQ开发板 2）平台购买地址：https://item.taobao.com/item.htm?&id=606160108761 3）全套实验源码+手册+视频下载地址：http://www.openedv.com/thread-301505-1-1.html 4）对正点原子FPGA感兴趣的同学可以加群讨论：994244016 5）关注正点原子公众号，获取最新资料更新 第三十章 IO扩展模块实验 随着时间的推进，正点原子的 FPGA 开发板款式越来越多，外设也越来越丰
[ip核][vivado]FIFO 学习
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06-24 2万+
&lt;xlinx FPGA应用进阶 通用IP核详解和设计开发&gt;读书摘录：1.        2.3.仿真模型特点总结：1)复位后会有busy状态，需要等待wr_rst_busy信号低电平后才能正常写入                 2)prog_full信号的高电平长度可调                 3)仿真中的读状态很奇怪，并没有正常读取，都是XXX的状态。所用的testbenc...
Fpga四乘四矩阵键盘确定一个按钮的verilog程序
05-31
以下是一个简单的Verilog程序，用于确定四乘四矩阵键盘中一个按钮的状态： ``` module keyboard ( input wire clk, //时钟信号 input wire rst, //复位信号 input wire [3:0] row, //4个行引脚输入 output wire [3:0] col, //4个列引脚输出 output reg [15:0] key //16个键值状态输出 ); reg [3:0] row_d; //行输入延迟寄存器 reg [15:0] key_d; //键值延迟寄存器 always @(posedge clk or negedge rst) begin if (!rst) begin row_d <= 4'b0000; key_d <= 16'b0000000000000000; end else begin row_d <= {row_d[2:0], row}; //将新的行输入存储到延迟寄存器中 key_d <= key; //键值状态保持不变 end end assign col = ~key_d[15:12]; //根据键值状态计算列输出 always @(posedge clk or negedge rst) begin if (!rst) begin key <= 16'b0000000000000000; //复位时所有键值状态为0 end else begin case ({row_d[3], row_d[2], row_d[1], row_d[0]}) //根据行列位置计算当前按键的键值 4'b1110: key <= 16'b0000000000000001; 4'b1101: key <= 16'b0000000000000010; 4'b1011: key <= 16'b0000000000000100; 4'b0111: key <= 16'b0000000000001000; default: key <= 16'b0000000000000000; endcase end end endmodule ``` 这个Verilog程序实现了一个简单的四乘四矩阵键盘控制模块，其中包含一个按键状态寄存器和一个行输入延迟寄存器。在时钟信号的作用下，将新的行输入存储到延迟寄存器中，然后根据行列位置计算出当前按键的键值，并将键值状态存储到寄存器中。最后，根据键值状态计算列输出，作为下一次扫描的输入。

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