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FPGA学习
居然是可以改昵称的
这个作者很懒,什么都没留下…
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[vivado][IP核]FFT
刘东华的IP核详解:1、2、3、原创 2018-07-05 09:35:36 · 2308 阅读 · 0 评论 -
【汇总】vivado_zynq学习资料
DMA:https://www.xilinx.com/support/answers/57550.html原创 2018-06-13 13:45:55 · 512 阅读 · 0 评论 -
【FPGA】【verilog】【基础模块】按键消抖
方案1[参考自小梅的《FPGA自学笔记》]:module key_filter(clk,rst_n,key_in,key_flag,key_state); input clk; input rst_n; input key_in; output reg key_flag; output reg key_state; //----synchronize the key signal ...原创 2018-05-06 10:07:23 · 2760 阅读 · 0 评论 -
[IP核]双端口RAM
单时钟:八位DATA,八位地址时:Testbench:`timescale 1ns/1ns`define clk_period 20module dpram_tb; reg clock; reg [7:0]data; reg [7:0]rdaddress; reg [7:0]wraddress; reg wren; wire [7:0]q; integer i; ...原创 2018-04-24 17:57:12 · 2093 阅读 · 1 评论 -
【FPGA】【Verilog】【基础模块】 编码转换
二进制转格雷码:module BIN2GARY(EN,DATA_IN,DATA_OUT);input EN;input [3:0] DATA_IN;output [3:0] DATA_OUT;assign DATA_OUT[0] =(DATA_IN[0] ^ DATA_IN[1]) && EN;a...原创 2018-03-27 11:15:53 · 588 阅读 · 0 评论 -
【FPGA】【Verilog】【基础模块】复位的改进
目的:避免亚稳态原创 2018-03-26 17:52:06 · 456 阅读 · 0 评论 -
【FPGA】【matlab】mif文件生成
https://download.csdn.net/download/u012135070/10307839原创 2018-03-25 20:35:36 · 626 阅读 · 0 评论 -
【FPGA】刷书
书名:Altera FPGA/CPLD设计 基础篇(第2版https://download.csdn.net/download/u012135070/10307304总结:主要涉及Quartus各项功能的介绍,以及业界现状的介绍原创 2018-03-25 13:09:14 · 237 阅读 · 0 评论 -
[ip核][vivado]FIFO 学习
<xlinx FPGA应用进阶 通用IP核详解和设计开发>读书摘录:1. 2.3.仿真模型特点总结:1)复位后会有busy状态,需要等待wr_rst_busy信号低电平后才能正常写入 2)prog_full信号的高电平长度可调 3)仿真中的读状态很奇怪,并没有正常读取,都是XXX的状态。所用的testbenc...原创 2018-06-24 00:43:10 · 20916 阅读 · 3 评论 -
[ip核][vivado]串并转换器OSERDES学习
<xlinx FPGA应用进阶 通用IP核详解和设计开发>读书摘录:按照书中的名字,并没有在vivado的ip库中搜索到这一个ip核。原创 2018-06-24 13:22:39 · 4779 阅读 · 2 评论 -
[ip核][vivado]Block Menory Gennerator 学习
<刘东华的xilinx系列FPGA芯片IP核详解>读书摘录:原创 2018-06-24 23:31:34 · 1185 阅读 · 0 评论 -
[vivado][IP核]DDS
刘东华的IP核详解:1、这里的是指IP核配置中的相位数据的宽度。2、实际使用此IP核时并没有“频率分辨率”可以配,是靠改变来变的。3、4、5、数据输出的ready在数据正式输出时才会有。自己仿真:使用SIN/COS LUT only的模式,使用一个累加器作为相位输入,不知怎么,输出为X。...原创 2018-07-05 08:48:43 · 10351 阅读 · 2 评论 -
[verilog]知识点汇总
1、Verilog语法中parameter与localparam的区别https://blog.csdn.net/yang2011079080010/article/details/51507904转载 2018-07-11 16:29:44 · 852 阅读 · 0 评论 -
建立时间和保持时间
参考资料: 1、https://www.cnblogs.com/amanlikethis/p/3721968.html 2、《vivado从此开始》的“实现”一章及“约束”一章,有些笼统 3、vlsi的课本,拉贝的...原创 2018-07-02 16:53:23 · 291 阅读 · 0 评论 -
[FPGA][基础模块]跨时钟域传播脉冲信号
clk_a 周期为10nsclk_b 周期为34ns代码:module pulse( input clk_a, input clk_b, input signal_a, output reg signal_b ); reg [4:0] signal_a_widen_maker = 0; reg signal_a_widen; always @(posedge clk_a...原创 2018-07-08 11:44:08 · 333 阅读 · 0 评论 -
[ip核][vivado]aurora
Xapp1193: discovered:1)并不是所有芯片都支持aurora.xc7z010就没有。原创 2018-06-26 12:16:33 · 13156 阅读 · 1 评论 -
[vivado]例子中的glbl文件
答疑帖:https://www.xilinx.com/support/answers/6537.html原创 2018-06-30 16:22:01 · 2912 阅读 · 0 评论 -
面经
1、https://www.jianshu.com/p/826c83e58b90转载 2018-06-29 23:49:23 · 297 阅读 · 0 评论 -
【芯片学习】【AD】AD9265
SPI时序:可看出一条指令的格式和AD9520相同。 代码:v0.01单个adc,验证了其测试功能。https://download.csdn.net/download/u012135070/10497612初稿,配的很烂。不过还好能工作。--------------------------------------------v0.02四个个...原创 2018-08-05 20:12:08 · 3208 阅读 · 2 评论 -
【FPGA】【Verilog】【基础模块】矩阵键盘
结构:用4条I/O线作为行线,4条I/O线作为列线组成的键盘。在行线和列线的每一个交叉点上,设置一个按键。检测方法:【置列线,检测行线(行线包含上拉电阻)】依次将列线置为低电平,即在置某一根列线为低电平时,其它列线为高电平。同时再逐行检测各行线的电平状态 ;若某行为低,则该行线与置为低电平的列线交叉处的按键就是闭合的按键。代码:module Test_unit(clk,rst_n,keyin,ke...原创 2018-03-22 17:46:09 · 13185 阅读 · 1 评论 -
【FPGA】【Verilog】【基础模块】“阻塞”与非阻塞”的对比
module blocking(clk,a,b,c); output [3:0] b,c; input [3:0] a; input clk; reg [3:0] b,c; always @(posedge clk) begin b = a; c = b; $display("Blcoking : a = %d ,b = %d, c = %d." ,a,b,...原创 2018-03-14 15:49:53 · 1395 阅读 · 0 评论 -
【FPGA】【Verilog】【基础模块】触发器&锁存器
D触发器://D触发器module dff(q,clk,data); output q; input data, clk; reg q; always @(posedge clk) begin q = data; endendmodule 带置位复位: module dff2(q, qb, d, clk, set, reset); input d, ...原创 2018-03-13 14:32:25 · 1535 阅读 · 1 评论 -
【FPGA】【Verilog】【基础模块】奇偶校验位生成
根据Data产生奇偶校验位:module parity(even_numbits ,odd_numbits ,input_bus);output even_numbits,odd_numbits;input [width-1:0]input_bus;parameter width = 8; assign odd_numbits = ^input_bus; //当input_bus的数据...原创 2018-03-13 14:11:28 · 4804 阅读 · 0 评论 -
【FPGA】【Verilog】【基础模块】多路选择器
使用()?():()实现module mux1(a,b,sel,out );input a ,b, sel;output out ;assign out = sel? a : b;endmodule 使用case 实现:module mux2(out ,a,b,sel);input a,b,sel;output out;reg out;always @(a or b or ...原创 2018-03-13 14:32:39 · 2162 阅读 · 0 评论 -
【FPGA】【Verilog】【基础模块】8-3编码器
使用for实现:module encoder1(none_on,out ,in); output none_on; output [2:0] out; input [7:0] in; reg [2:0] out; reg none_on; always @(in) begin integer i; out = 0; none_on = 1; ...原创 2018-03-13 14:30:32 · 6649 阅读 · 2 评论 -
【FPGA】【Verilog】【基础模块】3-8译码器
使用移位实现:module decoder(out ,in); output [7:0 ] out ; input [2:0] in; assign out = 1'b1 << in; endmodule 使用case实现:module decoder1(out,in); output [2:0] out; input [7:0] in; reg [2:0] ...原创 2018-03-13 14:30:21 · 2704 阅读 · 1 评论 -
【FPGA】【Verilog】【基础模块】排序
冒泡法: 使用task实现:module sort4(ra,rb,rc,rd,a,b,c,d); output [3:0] ra,rb,rc,rd; input [3:0] a,b,c,d; reg [3:0] ra,rb,rc,rd; reg [3:0] va,vb,vc,vd;always @(a or b or c or d) begin {va,vb,vc,v...原创 2018-03-13 14:30:11 · 5608 阅读 · 0 评论 -
[AX301][Verilog]02_key_test
//KeyTest_method1_naivemodule key_test( input[3:0] key_in, output[3:0] led_out );assign led_out = ~key_in;endmodule//KeyTest_method2_照搬原文module key_TEST( clk, key_in, led_out);//Por...原创 2018-03-13 14:29:56 · 464 阅读 · 0 评论 -
【FPGA】【Verilog】【基础模块】计数器
if else 实现:module counter1(out,cout,data, load, cin, clk); output [width - 1:0] out; output cout; input [width - 1:0] data; input load,cin,clk; parameter width = 8; reg [width - 1:0] out; ...原创 2018-03-13 14:11:54 · 647 阅读 · 0 评论 -
【FPGA】【Verilog】【基础模块】状态机
结果:module seq(ans,clk,reset,x,in); input clk,reset,x,in; output ans; reg [3:0] state; reg ans; parameter IDLE='d0; parameter A='d1; parameter B='d2; parameter C='d3; parameter D ...原创 2018-03-15 11:05:53 · 452 阅读 · 0 评论 -
[AX301][verilog]数码管控制
练习1:结果文件:https://download.csdn.net/download/u012135070/10292227复现(<<四则运算小计算器设计过程实录>>第一章): 【值得注意:AX301中的数码管的片选信号SEL是低电平有效】 6位数码管全显示为1时(片选信号SEL扫描):module display0(clk,reset_n,select,se...原创 2018-03-17 13:37:06 · 3347 阅读 · 0 评论 -
[AX301][verilog]信号发生器
原始:实现使用按键切换的正弦、方波、三角波、锯齿波、直流的信号发生器(幅值可调,频率不可调)https://download.csdn.net/download/u012135070/10305570改进1:实现使用按键切换的正弦、方波、三角波、锯齿波、直流的信号发生器(幅值可调,频率可调,相位可调)【DDS信号发生器,频率可调(通过clk分频来调节),相位可调(通过更改mif文件或者改变寻址起始...原创 2018-03-24 01:16:43 · 4484 阅读 · 1 评论 -
[AX301][verilog]四则运算小计算器
https://download.csdn.net/download/u012135070/10304473原创 2018-03-23 14:59:39 · 3268 阅读 · 0 评论 -
【FPGA】【Verilog】【基础模块】分频器
1/2分频,借助always 的敏感表实现: module half_clk(reset, clk_in,clk_out); input clk_in, reset; output clk_out; reg clk_out; always @(posedge clk_in) begin if (!reset) clk_out = 0; else clk_out = !c...原创 2018-03-14 12:30:33 · 3779 阅读 · 0 评论 -
【FPGA】【Verilog】【基础模块】两个数的运算 AND 一个数的运算
比较器:使用()?():()实现:module compare(equal, a ,b);input a ,b;output equal;assign equal = ( a == b )? 1: 0 ;endmodule Testbench:`timescale 1 ns /100 ps //`include "./compare.v"module comparetes...原创 2018-03-13 16:26:20 · 2599 阅读 · 0 评论 -
【FPGA】【VGA学习】【最简版】纯色显示
`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Module Name: vga_test //////////////////////////////////////////////////////////////////...原创 2018-03-13 14:35:27 · 1081 阅读 · 1 评论 -
【FPGA】【Verilog】【基础模块】UART
发送:module clkdiv(clk_50m, clk_out, reset_n); input clk_50m; output clk_out; input reset_n; reg clk_out; reg [15:0] counter; always @(posedge clk_50m or negedge reset_n) begin if (!reset_n...原创 2018-03-19 13:17:51 · 6969 阅读 · 2 评论 -
【FPGA】【Verilog】【基础模块】锁相环(PLL)
pll的设定:例化:`timescale 1 ns / 1 ps module pll_test( input clk, input rst_n, output clk1, output clk2, output clk3, output clk4, output locked ); pll_rty pll( .areset(rst_n), .inclk0(...原创 2018-03-18 20:04:16 · 12256 阅读 · 0 评论 -
[AX301][verilog]01_流水灯
//参考书目:[黑金Altera开发板AX301_AX4010Verilog实例教程.pdf]//第一种实现方式:照搬原文module led_flow_method1 (input clk,input reset_n,output [3:0] led);reg [31:0] timer;reg [3:0] LED_LED;//计数模块1always @(posedg...原创 2018-03-13 14:29:47 · 642 阅读 · 0 评论