FPGA静态时序分析基础

基本概念

Skew: 时钟偏移

Skew表示时钟到达不同触发器的延时差别，Tskew = 时钟到达2号触发器的时刻 - 时钟到达1号触发器的时刻。

Jitter: 时钟抖动

Jitter表示时钟沿到来时刻与标准时刻的差别或者时钟占空比的变化。

Setup time: 建立时间

Setup time表示数据要在时钟沿到来之前保持稳定的最短时间。

Hold time: 保持时间

Hold time表示数据要在时钟沿过去之后保持稳定的最短时间。

timing path：时序路径

静态时序分析首先要把电路分解为一条一条的timing path，起始点是指电路中数据信号被时钟沿锁存的点；而数据信号经过一系列的组合逻辑的通道或者走线后被另外一个时钟沿捕获，这个点被称为终点。信号从起始点到终点所经过的通道就被称为 timing path。

critical path：关键路径

延时最大的那条timing path称为 critical path。关键路径是系统中延时最大的路径，它决定了系统所能达到的最大时钟频率。

slack：时序裕量

如果计算出某条路径的 slack 是正数，说明这条路径的时延是满足要求的；如果计算出某条路径的 slack 是负数，则表示路径上的延时太大了，必须做出修改（修改设计 or 修改约束 or 换芯片），否则包含它的电路不能以预期的频率工作。

 

时序分析