FPGA学习笔记02——数字逻辑电路

一、组合逻辑电路

组合逻辑电路（combinational logic）是一种逻辑电路，它的任一时刻的输出，仅仅与当前时刻的逻辑输入变量的取值有关（没有输出到输入的反馈，开环系统）。

二、时序逻辑电路

时序逻辑电路是指电路任何时刻的稳态输出不仅取决于当前的输入，还与前一时刻输入形成的状态有关（闭环系统）。

1、同步时序逻辑电路

同步时序电路中所有存储元件（存储部件：触发器、存储器等）都在时钟CLK的统一控制下，用触发器作为存储元件。几乎现在所有的时序逻辑都是同步逻辑。几点注意：
（1） 由于只有一个时钟信号，只在时钟的边沿改变内部所有的状态。
（2） 在时序逻辑中最基本的储存元件是触发器。
（3） 每一个电路里的运算必须要在时钟的两个脉冲之间固定的间隔内完成，称为一个时钟周期。只有满足这个条件时，才能保证电路是可靠的。
同步逻辑的两个缺点：
（1） 时钟信号必须分布到电路上的每一个触发器。而时钟通常都是高频率的信号，这会导致功率的消耗，也就是产生热量。即使每个触发器没有做任何的事情，也会消耗少量的能量。
（2） 最大的可能时钟频率是由电路中最慢的逻辑路径决定的，也就是关键路径。意思就是说每个逻辑的运算，从最简单的到最复杂的，都要在每一个时钟的周期中完成。

2、异步时序逻辑电路

异步时序逻辑是时序逻辑的普遍本质，但