使用Sigrity进行走线阻抗与耦合度检查

使用Sigrity进行走线阻抗与耦合度检查

Layout中对于走线最基础的关注点是阻抗和串扰。对于阻抗，在开始设计PCB之前，我们会计算出满足阻抗要求的单端走线以及差分线等。对于串扰则是通过设置走线与走线之间的间距。这两者我们都会在设计的时候将参数填写到规则管理器中进行布线约束。

但实际设计中通常不能完全遵守设计规则，比如在Fanout区域需要降低走线线宽等，这也是区域规则存在的原因。除了这种由于设计条件的限制造成的设计偏差，也有一些是设计者本身的疏忽造成的，比如走线存在垮分割、走线贴着参考平面边缘以及本身规则设置不完善导致有线宽或是间距的变化，进一步还有阻抗的变化引起串扰的变化等。

这些设计上的疏忽会导致阻抗或是串扰量的变化，而这种变化单凭设计者本身依靠经验去检查很容易就出现疏漏。这个时候可以借用仿真工具Sigrity中的走线阻抗耦合检查工具快速对指定信号或是整版信号进行检查。

为了演示软件功能，在这里准备了一个DEMO板，并对DEMO板做一些修改。这些修改包括局部挖空参考面（模拟跨分割）、线宽变化（模拟阻抗变化）、线间距变化（模拟耦合度变化）。

DEMO板准备好之后就开始仿真。

新规矩，流程走一遍。

进行阻抗耦合检查的功能块在PowerSI中，启动之后加载PCB文件（DEMO是Allegro