verilog读取文件的预处理问题

我这两天一直在做一个verilog程序，需要modelsim读取文件，但是由于读取的函数用法不熟悉走了不少弯路，今天在此分享一下经验和已经成功的做法。

 

1：错误解析

 

/*************************************************************************************************************/
# ** Warning: (vsim-3534) [FOFIR] - Failed to open file "D:c++MP3vvvvvvvkj.txt" for reading.
# 
# No such file or directory. (errno = ENOENT)    : D:/FPGA_file/module_for_mp3/file_test_read/simulation/modelsim/file_test.vt(147)
#    Time: 0 ps  Iteration: 0  Instance: /file_test_vlg_tst
# failture to open data_in.txt 
# ** Error: (vsim-PLI-3084) D:/FPGA_file/module_for_mp3/file_test_read/simulation/modelsim/file_test.vt(163): $fscanf : Argument 1 is not a valid file descriptor.

# 
/*************************************************************************************************************/

出现以上错误是由于文件的路径不对，如：fp_r = $fopen("D:\c++\MP3\vvvvvvv\kj.txt","r");

在verilog中文件夹的标示符不是 “ \ ”而是“ / ”或者“ \\ ”。

2. $fscanf(fp_r,"%h",data_in[cnt]);  函数可以读取的文件有特定的格式要求；要求每两个要读取的数据间以空格、回车、注释 隔开（刚开始不知道弄了好久都不知道错误在哪，分享给大家）。

verilog在读取的时候没遇到以上符号就认为这是分隔符，所以当你源文件本身就有这些符号时就会跳过，如图：

 

 

 

图中上部分为文件的实际16进制数据，下部分为verilog读入的数据，可以看到在第二组数据就出现了错误，把“20”跳过了。

 

所以我用labview写了一段小程序（已上传可下载），读文件进行预处理以方便verilog读取。出现如图。

思路就是把文件 的每一个l6进制数据（int 类型的数据）转为16进制字符对应的char型字符。并没32个数据（可根据自己的项目更改）换行。如此级满足verilog

的读取要求。读取时使用%h读取：  flag1 = $fscanf(fp_r,"%h",data_in );   

转换后的文件如图

 

 

 

 

一切ok后modelsim仿真开始：

 

 

 

如图左边是modelsim读取的数据，右面是期望读取的数据。

 

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----黑洞