FPGA串行被动配置

原理框图:

外部主机通过下拉PROG_B启动配置并检测INIT_B 电平，当INIT_B 为高时，表明FPGA 做好准备，开始接收数据。此时，主机开始提供数据和时钟信号直到FPGA 配置完毕且DONE 管脚为高，或者INIT_B 变低表明发生配置错误才停止。整个过程需要比配置文件大小更多的时钟周期，这是由于部分时钟用于时序建立，特别当FPGA 被配置为等待DCM锁存其时钟输入

图中标记信号需要接至ARM

参考：
http://www.cnblogs.com/synow/p/5500346.html