基于SelectIO的高速DAC时序实现(三)

基于SelectIO的高速DAC时序实现

引言

  本文通过以高速AD9747芯片为例进行实战，利用SelectIO IP快速高效完成驱动的生成。关于SelectIO IP的使用，可以参考Xilinx SelectIO IP使用说明(一)。

AD9747

芯片简介

  AD9743/AD9745/AD976/AD9747均为引脚兼容、高动态范围、双通道数模转换器(DAC)，分别具有10/12/14/16位分辨率，采样速率最高可达250 MSPS。 这些器件具有适合直接变频发射应用的特性，其中包括增益与失调补偿，而且能够与ADL5370等模拟正交调制器无缝接口。

图 1 AD9747功能框图

高动态范围、双DAC
低噪声与交调失真
单载波W-CDMA ACLR = 80 dBc (61.55 MHz)
创新的开关输出级，允许使用超过奈奎斯特频率的输出频率
包含双端口的LVCMOS输入或选择交叉存取单端口工作
差分模拟电流输出可以从8.6 mA～31.7 mA进行编程
辅助10-bit电流DAC具有灌电流/拉电流能力，可以用于外部零补偏电路
内置1.2 V精密参考电压源

引脚

  从下图可以看到，数据接口引脚采用3.3V供电，故数据接口为单端3.3V。

图 2 电源电压
图 3 信号相关参数

接口时序

  下图为AD9747双端口模式时序图，从图中可以看出CLKP/CLKN用为芯片的输入时钟引脚，可用晶振源为其提供时钟信号。DCO为数据时钟（芯片输出端），P1D与P2D为端口1与端口2（芯片输入端），用于传输用户数据。

图 4 AD9747双端口模式时序

SelectIO GUI配置

  根据以上对AD9747的了解，就可以轻松的配置SelectIO IP的GUI界面了。

  首先数据时钟DCO作为input，该芯片时钟与RF模块时钟必须保持同源，以保证系统的相参性。由于AD9747采用SDR模式，且所有数据引脚都是并行，所以不选择串并转换器SERDES。

图 5 Data Bus Setup界面

  由于数据时钟来源于AD9747引脚，故选择外部时钟，而非FPGA内部时钟，根据自己的实际需求选择。

图 6 Clock Setup界面

  在实际处理高速数据时，往往存在存在数据引脚与时钟引脚之间不同步，通常对时钟引脚添加idelay、delayctrl模块对其进行微调。

图 7 Data And Clock Delay界面

  IP生成之后，通过右击选择Open IP Example Design进行仿真以加强理解，在线DEBUG调试延时模块，以达到设计要求。