verilog module 传参数后，该模块如何应用其参数

module  module_name  #(parameter  WD = 12)(

相关接口定义

);

always@(posedge clk or negedge rst_n)begin

if(!rst_n)

 x <= {WD{1'b0}};//注意这里不要写成WD‘h0,由于本人写成这样出现了错误，在一个讨论的群里寻求大神们未果，自己修改成这样，就0k来。

else

x <= others;

end

endmodule