（五）Zedboard的AXI总线协议和接口的分析

参考链接：1.http://www.itkeyword.com/doc/3294023981952946377/sdk-fpga-design
2.https://blog.csdn.net/lyfwill/article/details/81152829
学习AXI是学习ZYNQ的必备知识，所以从以下几个方向了解和学习AXI总线的接口以及协议。自定义IP核是Zynq学习与开发中的难点，AXI IP核又是十分常用的自定义IP核。要搞懂AXI IP核，就必须先了解AXI接口和AXI协议。先介绍如下：
1） AXI（Advanced eXtensible Interface）协议主要描述了主设备（Master）和从设备（Slave）之间的数据传输方式，主设备和从设备之间通过握手信号建立连接。当主设备的数据准备好时，会发出和维持VALID信号，表示数据有效；当从设备准备好接收数据时，会发出READY信号。数据只有在这两个信号都有效时才开始传输。
2） AXI协议（又称AXI4.0）包括3种：AXI4、AXI-Stream、AXI-lite。
AXI4：适用于要求数据高速传输的场合。
AXI-Stream：如FIFO，数据传输不需要地址，而是主从设备间直接进行数据的读写，主要用于高速数据传输的场合，如视频、高速AD等。
AXI-lite：可用于单个数据传输，主要用于访问一些低速外设。
3） AXI接口具有5个独立通道：WriteAddress通道、Write Data通道、Write Response通道、Read Address通道、Read Address通道、Read Data通道。
4） 读/写通道并行地进行数据交互，明显提高了数据吞吐量，对写数据，从设备会返回确认信号，这样可以保证写数据通道的安全，读/写模型分别如下。