SAR ADC系列3 常用的几种比较器

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已于 2024-03-07 11:07:01 修改

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分类专栏： SAR ADC 文章标签： pcb工艺硬件架构

于 2024-01-22 00:09:28 首次发布

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SAR ADC中常用的几种比较器

比较器作为 SAR ADC 中的核心模块，其性能决定着 SAR ADC 的功耗、速度和
精度等性能。比较器通过比较输入端电压的差值来产生一个高电平或低电平，其能够
分辨的最小差值，我们称之为分辨率，也称为精度。低功耗比较器是本节的研究重点。

动态比较器是目前比较常用的一种比较器，因为它并没有消耗静态能量。主要分
为两类：（1）纯锁存器构成的动态比较器；（2）两级动态比较器。下面对这两种动态
比较器进行分析

一、纯锁存器构成的动态比较器

纯锁存器构成的动态比较器如图 3.20 所示[124]。该动态比较器的工作分为两步：（1）重置状态；（2）锁存状态。
当 CLK 为低电平时，比较器处于重置状态。M7 和 M10 使 VOP和 VON重置为 VDD，M6 和 M11 使 M2 和 M3 漏极电压也重置为 VDD。M1 处于截止状态，所以从 VDD到地没有电流通路。该过程消耗能量仅仅发生在 VDD充电输出电容这一段时间。
当 CLK 为高电平时，重置开关 M6、M7、M10、M11 断开，M1 导通，比较器处于锁存状态。这时，电流流过 M2 和 M3，M4、M8、M5 和 M9 构成交叉耦合的反相器。输入差分对 M2/M3 中流过电流较大的支路放电速度较快，当该支路输出电压低于 NMOS 管阈值电压时，它连接的 NMOS 管截止，所以 VDD完全充电到该 MOS管的输出电容。锁存完成后，输出端一个为高电平，另一个为低电平。这个过程中，只有在锁存阶段消耗能量。
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从上面的分析可以知道，该比较器功耗很低，结构简单，建立时间也很短，但是
该结构存在较大的输入失调电压。为了减小失调电压，可以通过一些方法，比如增加输入晶体管的面积[9]，图 3.19 所示的前置预放大器，以及一些输入失调校准方法[123],[125]。但是这些方法无一例外，都会增加额外的能量消耗。所以人们提出了两级全动态比较器。

二、两级动态比较器

两级全动态比较器[63]，如图 3.21 所示。该比较器并没有静态电流，所以只消耗
动态能量。该比较器是在双尾流电压灵敏放大器[15]的基础上演化得来的，但是双尾流电压灵敏放大器主要特点是高速应用，而该比较器的主要特点是低功耗。
第一级为电压放大器级，输入信号为 INP 和 INN，输出信号为 FP 和 FN。第二
级包含一个简单的电压放大器和一个正反馈放大器来获得轨到轨数字输出 SP 和 SN。仿真结果如图 3.22 所示[63]。
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在比较之前，即 CLK 为低电平时，前 100 ps 时间内，第一级输出端被重置到 VDD，第二级输出端被重置到地。在 CLK 从低电平上升到高电平时，比较器脱离重置状态，第一级电压放大器开始工作，差分输出电压开始增加，但是输出共模电压逐步降低到地。当共模电压下降到接近第二级放大器输入端的阈值电压时，第二级放大器开始工作。第二级放大过程中，其差分输出电压逐渐增加，输出共模电平也随之增加。由于这一级放大器存在正反馈，所以很快输出端达到了轨到轨输出。

很明显，当第一级的寄生电容完全放电后，第一级放大器停止消耗能量。当第二
级放大器在正反馈完全建立后，也停止消耗能量。当 CLK 重新回到低电平时，比较器又重新回到重置状态。因此，当比较器处于稳定状态时，比较器理论上没有能量消耗。
当输入差分信号极其小时，第二级比较器中的正反馈放大器需要很大的增益，确保输出能够达到轨到轨。为了能够在一个理想的时间达到轨到轨，相关的晶体管应该工作在深线性区。这个深线性区会导致正反馈放大器不那么高能效。
两级全动态比较器中的第一级能够改善整个比较器的能效。根据仿真结果可知，当第二级放大器起主要作用时，第一级放大器的差分电压增益大概为 5。这是一个合适的增益，因为它不仅大幅度降低了第二级放大器的等效输入噪声，而且对于高能效比较器也合适。5 倍输入噪声电压会导致 25 倍功率，因此第二级的噪声功耗比没有第一级放大器降低 25 倍。5 倍的电压增益比短沟道 MOS 管的本征电压增益要小，所以不需要为了高增益而低能效。

三、时域比较器

时域比较器也不消耗静态功耗，所以是一种低功耗比较器[92],[127],[127]。时域比较器[126]包括两个压控延迟线（Voltage-Controlled Delay Line, VCDL）和一个二进制鉴相器，如图 3.23 和图 3.24 所示。其中，VCDL 对应于预放大器的差分输入级。由于 VCDL内部节点都是数字摆幅，这直接消除了静态功耗，并且很容易降低电源电压至逻辑电路工作所需要的电压最小值。当CLK为低电平时，VCDL 输出被重置到地。当CLK转换为高电平时，两个 VCDL 中电流受限的晶体管能够提供更多的电流，导致非零差分传输延迟。多级 VCDL 也会减少输入失调电压和噪声。N 级延迟链将电压-时间增益放大 N 倍，但是随机噪声和随机失调电压的标准差增加了倍，所以对应的等效输入端噪声和失调电压降低倍。对于二进制鉴相器，通常都是由触发器实现[92]，因为触发器更简单，速度更快。但是也存在问题，不可避免的非零建立时间，因为触发器分时钟路径和数据路径。这个系统适配会引起与输入有关的失调延迟，这随电源电压的降低而剧烈变化。而二进
制鉴相器作为触发器能更快的锁存，并且理论上能够消除建立、保持时间。
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但是随着 CMOS 工艺进入纳米级，时域比较器很少使用，主要原因可能是漏电
问题。

四、几个已经完成的SAR ADC项目

4.1、10bit 20MHz SAR ADC（WX:didadidadidida313，备注：CSDN SAR ADC）

10bit SAR ADC 设计，smic18工艺，有工艺库，有效位数ENOB为9.8
常用栅压自举开关Bootstrap，Vcm_Based开关时序，上级板采样差分CDAC阵列，两级动态比较器，比较器高速异步时钟，动态sar逻辑，10位DFF输出，10位理想DAC还原做DFT。
包括详细仿真文档，原理介绍，完整电路图，仿真参数已设好，可直接使用，在自己的电脑上就可以运行仿真。适合入门SAR ADC的拿来练手
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