SAR ADC设计17：LATCH比较器

小生就看看

已于 2023-08-04 17:25:33 修改

阅读量1.2w

点赞数 26

分类专栏： ADC学习文章标签：学习

于 2023-04-05 16:23:59 首次发布

本文链接：https://blog.csdn.net/qq_41545745/article/details/129969789

版权

ADC学习专栏收录该内容

33 篇文章

订阅专栏

一、LATCH比较器：原理（大信号非线性电路）

二、LATCH比较器：速度

三、LATCH比较器：噪声优化

四、LATCHE比较器：LEWIS-GRAY

LATCH比较器的OFFSET

LATCH比较器的OFFSET ：对比仿真（定性分析）

一、LATCH比较器：原理（大信号非线性电路）

LATCH比较器相当于两个首尾相连互咬的反相器，通过在输入输出注入电荷，打破平衡，触发正反馈，很快将信号拉到“天和地”。

LATCH比较器结构：
M1、M2 是锁存器输入对管，M3-M4 、M5-M6 构成互咬的反相器。
M7 是尾电流源，同时也用于锁存器复位。M8-M11 构成复位开关（有时不加M10-M11）。

工作原理：
LATCH比较器利用两个背靠背的反相器正反馈实现两个信号的比较。
比较器复位阶段：CLK='0，M8/M9/M10/M11导通，将Vop和Von复位至高电平。
比较器比较阶段：CLK上升沿触发比较，LATCH比较器开始工作。

具体原理：
复位时，Vop和Von都为VDD，M1-M2的Drain端也为高电平。
CLK为1，尾电流源M7导通，将输入对管的common_source拉低，输入对管M1-M2开始导通，对Vop和Von进行放电。由于输入信号 Vin和Vip 不一样，一个放电快一个放电慢，假设Vip大，则Von放电快，Vop放电慢，当Von率先降低到使得PMOS管 M6导通，这VDD对Vop进行充电，此时Vop放电更慢了甚至开始充电拉倒VDD，Von放电更快到0，正反馈形成，Vop和Von迅速分开到VDD和0。
故，Vop和Von，一开始都在下降，当正反馈形成时，Vop和Von分开。（下降到VDD-|Vtp|的时候PMOS导通，正反馈形成）

注意：输出反相器的反转阈值一定要做低，
因为一开始XY异同往下掉的，此时还没比较出结果，如果这个往下掉的电压过低，而输出反相器的阈值电压过高，就可能导致在XY还没分离的时候，两个反相器就同时拉高，出现Von=Vop=VDD的情况，出现误判，这是不允许的。

二、LATCH比较器：速度

三、LATCH比较器：噪声优化

通过控制复位开关管和尾电流管的时钟开启顺序，可以优化噪声。

比较器复位阶段：所有时钟都为0，尾电流断开，复位管导通，Latch复位。
比较器比较阶段：CLK上升沿触发比较
首先，CLK2上升至高电平，M7-M8断开，Vop和Vom处于高阻点(=VDD)。
接着，CLK1上升至高电平，M9-M10断开，输入管的Drain端处于高阻点(=VDD)。
最后，CLK3上升至高电平，M0导通，Latch开始工作。

先断开M7,M8,M9,M10的原因在于：提前断开这四个MOS管可以减小动态比较器工作过程
中这四个MOS管噪声对输出的影响。
原来，开始比较时，有5个开关进行动作，会引入相对较大的噪声。
现在，开始比较时，只有1个开关动作，引入相对较小的误差，并且该管一端接的还是共模信号，影响不大。