SAR ADC系列1 采样开关（MOS开关和栅极自举开关）

采样开关分类

采样开关和 DAC 电容网络结合在一起形成采样保持电路，通过采样时钟信号控
制采样开关的导通和截止来完成对输入信号的采样。采样开关主要分为两类：传统
MOS 开关和栅压自举开关。

一、传统 MOS 开关

顾名思义，传统 MOS 开关就是通过 MOS 管来实现。根据具体实现的 MOS 管类
型，分为 NMOS、PMOS 和 CMOS 三种。
NMOS 管和采样电容构成了一个简单的采样保持电路，如图所示。当 Sample为高电平时，NMOS 开关导通，MOS 电阻很小，输入信号采样到电容上；当 Sample为低电平时，NMOS 开关断开，MOS 电阻趋于无穷大，输入信号和采样电容断开，采样电容保持前面采样到的输入信号，采样完成。

导通电阻的大小可以通过公式来表示：

根据式(3-94)，随着 VIN的增加，导通电阻 Ron,N逐渐增加，当 VIN 增加到(VDD-Vth,N)时，导通电阻接近无穷大，也意味着 NMOS 即将截止、断开，如图 3.14 所示。同理，我们很容易得到 PMOS 开关导通情况。但是，PMOS 开关和 NMOS 开关都存在一个问题，当输入电压使得该开关的导通电阻很大时，采样电路的时间常数 RonCS也会随之增加，这会降低电路的采样频率。所以我们必须限制开关的导通电阻，使其维持在一个较小的值。但是根据图 3.14 所示，要获得较小的导通电阻，输入信号的范围需要减小，这会进一步导致信噪比降低。由于 NMOS 管和 PMOS 管互补，即输入信号很小时，NMOS 管导通，并且电阻很小；输入信号很大时，PMOS 管导通，其电阻也很小；当输入信号在两者之间时，NMOS 管和 PMOS 管同时导通，两者电阻并联，电阻也不会很大。所以，人们提出了 CMOS 开关，即互补开关

采用 CMOS 开关的采样电路，如图 3.15 所示，并且给出了 CMOS 开关导通电阻
随输入信号的变化曲线。很明显，CMOS 开关需要互补时钟。导通电阻为

根据式(3-95)，可以通过控制 NMOS 管和 PMOS 管的宽长比，使导通电阻 Ron,eq不依赖输入信号 VIN。但是 MOS 管的迁移率受温度影响较大，并且 NMOS 管和 PMOS 管迁移率也不同，所以 CMOS 开关导通电阻还是随输入信号 VIN发生变化。这会形成误差，影响采样精度。
传统 MOS 开关的还会产生沟道电荷注入效应[121]和高频时的时钟馈通效应。正
常情况下，MOS 开关截止情况下，沟道电荷应该立即消失，但是根据电荷守恒定理，沟道电荷不可能无故消失，而是通过该晶体管的漏极和源极流出，这就是所谓的电荷注入效应。为了减小沟道电荷注入效应，经常采用下面两种电路结构：（1）CMOS开关。该开关中 NMOS 管沟道中存在电子，PMOS 管沟道中存在空穴，所以可以通过设计合适的晶体管面积使两者的电荷量相同，这样两者就可以相互抵消。（2）差分结构。如图 3.16 所示，可以通过差分结构抵消电荷注入效应，但是电荷注入和输入信号相关，VIN1和 VIN2 存在差值，所以电荷注入效应不可能抵消。
时钟馈通是指 MOS 开关的栅极采样时钟信号的跳变通过栅极-源极交叠电容或
栅极-漏极交叠电容耦合到采样电容上[41]，如图 3.17 所示

时钟馈通导致的采样误差，可以表示为

根据式(3-96)，可以通过增加采样电容或减小交叠电容来减小时钟馈通产生的采样误差，但是增加采样电容会增加所占用的面积，并且开关能耗也会增加。时钟馈通引起的误差也可以通过差分结构来减小。

二、栅压自举开关

传统 MOS 开关的导通电阻随输入信号的变化而变化，为了得到一个稳定的时间
常数，我们希望其导通电阻恒定，不随输入信号发生改变，也就是 MOS 管的栅源电压为一定值。根据上面的原理，人们提出了栅压自举开关，也就是 bootstrapped 开关，它的栅源电压为电源电压 VDD，这样该开关的导通电阻为一恒定的小电阻值。

栅压自举开关电路[122]，如图 3.18 所示。该电路工作情况如下：（1）CLKS 为低电平时，NMOS 开关 M10 处于断开状态。这时，CLKSB 为 CLKS 的反向信号，为高电平，M8 和 M9 导通，M10 的栅极接地。与此同时，电源电压 VDD通过 M1 和 M3对电容 C1 进行充电，很快 C1 两端的电压变为 VDD，这将作为 NMOS 开关 M10 导通时的栅源电压。M4 的栅极为低电平，M5 的栅极为高电平，所以 M4 和 M5 截止，将C1 两端与 M10 隔离。（2）CLKS 为高电平时，M10 处于导通状态。这时，M7 将 M5的栅极拉到低电平，使 C3 的正端电压能够充电到 M10 的栅极，这样，M10 和 M11同时导通。M11 使得 M10 栅极电压 VG能够跟其源极电压 VIN，但是栅源电压为 VDD，很明显栅源电压为一常数，与输入信号 VIN 无关。M5 的体电位和源极连接到一起，避免了闩锁效应的发生。

M4 和 M9 在功能上并不需要，但是使用后会改善电路的可靠性。当 M10 处于断
开状态时，即 CLKSB 为高电平时，M9 的使用会减少 M8 的漏源电压，并且增加 M9的沟道长度可以增加 M8 的击穿电压。M4 确保 M5 的栅源电压不超过 VDD。
C1 必须足够大，确保 C3 电压能够充电到 M10 的栅极，包括通路上的寄生电容。具体情况可以通过下面的公式表示

其中 CP为充电通路上的寄生电容。

四 、几个已经完成的SAR ADC项目

4.1、10bit 20MHz SAR ADC（WX:didadidadidida313，备注：CSDN SAR ADC）

10bit SAR ADC 设计，smic18工艺，有工艺库，有效位数ENOB为9.8
常用栅压自举开关Bootstrap，Vcm_Based开关时序，上级板采样差分CDAC阵列，两级动态比较器，比较器高速异步时钟，动态sar逻辑，10位DFF输出，10位理想DAC还原做DFT。
包括详细仿真文档，原理介绍，完整电路图，仿真参数已设好，可直接使用，在自己的电脑上就可以运行仿真。适合入门SAR ADC的拿来练手

4.2、12bit 100MHz Pipelined ADC（WX:didadidadidida313，加我备注：CSDN SAR ADC）

12bit 100MHz pipelined ADC 设计

65nm工艺，电源电压1.2V,ENOB=11.6
结构:
栅压自举开关
CDAC
两级动态比较器
第一级6位SAR ADC
余量放大器
第二级8位SAR ADC
同步和异步SAR logic都有

4.3、李福乐老师8bit SAR ADC（WX:didadidadidida313，备注：CSDN SAR ADC）

清华大学李福乐8bit SAR ADC设计
结构:
分段式电容阵列
经典两级动态比较器

工艺库+电路+设计文档；
工艺库和电路均转成OA版本，可直接导入
送李老师的课件，包含详细设计思路
有matlab代码，FFT，计算ENOB SNDR SFDR SNR THD
适合入门SAR ADC的拿来练手

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