使用verilog实现JESD204B接口

寒听雪落

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分类专栏： FPGA专栏_verilog 文章标签： fpga开发

于 2020-06-24 16:21:44 首次发布

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本文介绍了如何使用Verilog实现JESD204B接口，这是一种高速SERDES接口，用于应对高采样率ADC/DAC的数据传输需求。JESD204B分为子类0、1、2，其中子类1和2支持确定性延迟。内容涵盖了JESD204B的定义、种类，以及高速数据接口的配置，特别强调了AXI4-Lite总线接口在配置中的作用，并给出了传输线速率和参考时钟的具体计算。最后提到了在生成输出产品时的注意事项。

摘要由CSDN通过智能技术生成

1，JED204B定义

JESD204B可以通过调用IP核的形式实现，也通过官网datasheet的源程序进行实现。是一种新型的基于高速SERDES的ADC/DAC数据传输接口。ADC/DAC的采样速率变得越来越高，数据的吞吐量越来越大，对于500MSPS以上的ADC/DAC，几十个G的数据吞吐率，采用传统的CMOS和LVDS已经很难满足设计要求，JESD204B应运而生。各大厂商的高速ADC/DAC上基本都采用了这种接口。

2，JED204B种类

JESD204B包括3个子类，分别是子类0，子类1，子类2；三个子类主要是根据同步方式的不同划分的。子类0兼容JESD204A，子类1使用SYSREF同步，子类2使用SYNC进行同步。只有子类1和子类2支持确定性延迟——发送端到接收端之间的链路延迟固定。

大部分的ADC和DAC都支持子类1，JESD204B标准协议中子类1包括：传输层，链路层，物理层。在少部分资料中也会介绍含有应用层，应用层是对JESD204B进行配置的接口，在标准协议中是不含此层，只是为了便于理解，添加的一个层。传输层负责将采样数据映射为数据帧。链路层负责链路的建立，数据传输。物理层负责数据的发送和接收。

3，JESD204高速数据接口是通过AX1-Lite总线接口配置的