一,Cache原理
CPU和主存之间也存在多级高速缓存,一般分为3级,分别是L1, L2和L3。我们的代码都是由2部分组成:指令和数据。L1 Cache比较特殊,每个CPU会有2个L1 Cache。分别为指令高速缓存(Instruction Cache,简称iCache)和数据高速缓存(Data Cache,简称dCache)。L2和L3不区分指令和数据,可以同时缓存指令和数据。iCache的作用是缓存指令,dCache是缓存数据。出于性能的考量。CPU在执行程序时,可以同时获取指令和数据,做到硬件上并行。
ZYNQ中有CORE0 和CORE1两个核心,两个核心各自拥有独立的L1 DCache,并且共享同一个L2 DCache,在ZYNQ 中存在一个SCU用于维护CORE0 和CORE1 的L1 DCache 与L2 DCache之间的一致性。虽然CORE0 和CORE1 的共享内存区域位于DDR中,两者之间的数据传递并不需要考虑DCache 一致性的维护。但是,为了更好阐明多级存储器结构的特性以及DCache 一致性维护的问题,在两核间通过DDR3 共享内存进行数据交互时加入了DCache 一致性操作,最终达到的效果与不使用DCache 一致性操作时相同。
DCache 一致性维护的原理为:在多级存储器结构中,CPU 通过1 级或多级Cache与DDR 产生连接,CPU 本身不直接访问DDR,而是通过Cache 访问DDR。Cache 中始终会暂存一小部分(通常是KB~几MB 量级)CPU 最近访问的DDR 某些地址区域中的数据。因此,在应用程序中对DDR 进行读或写操作,实际上都是CPU 对Cache 进行读或写操作。当DDR 中某个地址范围内的数据突然被除CPU 以外的Master(如DMA)改变时,若此时C