跨时钟域单比特脉冲同步

跨时钟域 单比特 脉冲 同步

用两级同步器同步，由快时钟域向慢时钟域传输的时候clk_b有可能采样不到clk_a传输过来的信号。
参考原文https://blog.csdn.net/MaoChuangAn/article/details/89917930

引用“下面是更常见的，clka下的脉冲信号，同步到clkb时钟域下，它对clka与clkb的时钟频率关系没有任何限制，快到慢，慢到快都没有问题。其主要的原理就是先把脉冲信号在clka下展宽，变成电平信号，再向clkb传递，当确认clkb已经“看见”信号同步同步夺取之后，再清掉clka下的电平信号。脉冲信号同步处理电路，有两个地方使用了上面的电平信号同步处理原则，请仔细揣摩原因。详见下面的RTL,其中省略了信号定义声明”

代码如下

//异步时钟域，同步单个脉冲
module asyn_pulse(
	input clka,
	input clkb,
	input rst_n_a,
	input rst_n_b,
	input pulse_a,
	output pulse_b,
	output level_b);

reg signal_a, signal_a1, signal_a2;
reg signal_b, signal_b1, signal_b2, signal_b0;

// 将pulse_a扩展成signal_a
always@(posedge clka)