用Verilog实现寻找第一个1和最后一个1的位置

最新推荐文章于 2024-08-01 23:19:01 发布

wangn1633

最新推荐文章于 2024-08-01 23:19:01 发布

阅读量1.2w

点赞数 10

分类专栏： Verilog

本文链接：https://blog.csdn.net/wangn1633/article/details/108074727

版权

用Verilog实现寻找数据第一个1和最后一个1的位置
寻找数据中的第一个1的位置

// find fist one
module find_ones(
input [7:0] x,
output [2:0] y);

wire [3:0] data_4;
wire [1:0] data_2;


assign y[2] = | x[7:4];
assign data_4= y[2] ? x[7:4] : x[3:0] ;
assign y[1] = | data_4[3:2];
assign data_2 = y[1] ? data_4[3:2] : data_4[1:0];
assign y[0] = data_2[1];

endmodule

寻找数据中最后一个1的位置

// find the last one
module find_one(
input [7:0] data,
output [2:0] index);

wire [3:0] data_4;
wire [1:0] data_2;

assign index[2] = ~|data[3:0];
assign data_4 = index[2] ? data[7:4]:data[3:0];
assign index[1] = ~|data_4[1:0];
assign data_2 = index[1] ? data_4[3:2] : data_4[1:0];
assign index[0] = ~data_2[0];

endmodule

testbench(sv)

// 类定义，产生随机变量
class data_rand;
rand logic [7:0]data;
endclass
//-----------------------------------
// 接口定义
interface find_if;
logic [7:0] x;
logic [2:0] y;

modport DUT (input x