NAND VT曲线

本文深入解析VT曲线,即CELL导通电压概率密度曲线,阐述其正太分布特性及在编程状态下的作用。详细说明读取数据中心电压选择原则,以及在不同编程状态下,导通电压如何变化,影响数据读取的准确性和稳定性。

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VT曲线

  • VT曲线是CELL导通电压概率密度曲线
    CELL被编程到1个状态后,导通电压呈正太分布
    也可理解为注入到浮删电子数量呈正太分布
    因为量子效应,不可能精确控制每种状态,每次注入相同数量电子
    在这里插入图片描述
    Q&A:

    • 为什么Vread不在波峰处呢?
      因为VT曲线是概率密度分布曲线,波峰两侧都有可能对应到该状态导通电压
      以波峰坐在位置为Vread,分布在左右两侧的电压就会得到不同结果
  • 读取数据中心电压:正太分布之间波谷所在位置电压
    波谷所在位置,是CELL编程后,最不可能分布的电压位置

  • VT曲线状态之间分布的越远,发生误判的概率越小

  • 当CELL处于擦除状态时,可以把CELL当作一个普通MOS
    只需要在栅极加较小电压就能使MOS管导通
    当CELL处于编程状态时,就是把不同数量电子注入到了MOS浮删,从而在衬底到浮删之间形成一个电场,为了导通MOS管,需要在栅极加更大的电压克服这个衬底指向浮删的电场
    往浮删注入越多的电子,衬底到浮删形成的电场越强,导致需要在MOS栅极需要加更大电压才能导通
    所以往浮删注入不同数量的电子,CELL就处在不同的VT曲线状态
    通过判断CELL的导通电压,就可以知道CELL状态

  • 每个编程状态分布是正太分布(normal distribution)
    写入数据后,CELL导通电压最集中分布在正太分布中心位置(波峰)
    实际上不可能控制得这么精确
    只是大部分导通电压都在波峰位置附近

  • 对于1个CELL,多次编程,所有电压的集合,导通电压符合正太分布
    因为同一个CELL,多次编程到同一个状态,每次导通电压不可能控制到完全一致

  • 正常读数据时,NAND会在CELL上加,正太分布波谷所在位置电压,然后通过电流检测,判断CELL状态

  • 读数据出错时
    当使用正太分布波谷电压读到数据出错后
    使用read retry档位,使NAND读取电压偏离中心电压,尝试读回正确数据

  • 当NAND质量较差或使用太久后

    • 1个CELL上,每个状态之间电压分布就会变矮变宽
      因为使用久后,电子行为更随机,更难控制
      导致每个状态分布重叠面积过大,不同状态导通电压交叉
      当在CELL上加理论READ电压,处于READ电压附件的两个编程状态都可能导致CELL导通,这样就不能区分CELL所处的状态,导致数据出错
    • 比如:读取1个WORD LINE上所有CELL
      • 当读取1个WORD LINE上数据时
        根据读取不同page
        给WORD LINE上所有CELL 在栅极同时加相同读取电压
      • 处于相同编程状态的CELL
        每个CELL上导通电压也不一致,有些CELL左偏,有些CELL右偏
      • 处于不同状态的CELL
        每个CELL处于不同编程状态(比如TLC有8个状态)
        • 正常情况下,编程到读取电压左边状态的CELL会导通,编程到读取电压右边状态的CELL不会导通
        • VT曲线左移
          如果当前CELL被编程到理论读取电压右边状态,理论上在CELL加上读取电压后,CELL不会导通。
          但是如果VT曲线左移较多,那么紧挨READ电压右边状态曲线就会和,READ电压产生交叉,此时若CELL小概率被编程到了正太分布的左边部分,那么小于READ电压部分的CELL就导通,导致把编程状态误判为,CELL处在READ电压左边状态
          在这里插入图片描述
        • VT 曲线右移
          如果当前CELL被编程到理论读取电压左边的状态,理论上在CELL加上READ电压后,CELL就会导通。
          但是如果VT曲线右移较多,那么紧挨READ电压左边的状态曲线就会和,READ电压产生交叉,此时若CELL小概率被编程到了正太分布的右边部分,那么大于READ电压部分的CELL就不会导通,导致吧编程状态误判为,CELL出在READ电压右边状态
          在这里插入图片描述
        • VT 曲线重合
          在这里插入图片描述
  • 低温写

    • 低温时,电子能量较低,发生量子隧传概率较低,浮删中捕获到的电子较少
      衬底到浮删电场较小,MOS栅极需要加的正向导通电场(电压)随之变小
      表现为低温下,Vread左移
  • 高温写

    • 高温时,电子能量较高,发生量子隧传概率较高,浮删中捕获到的电子较多
      衬底到浮删电场较强,MOS栅极需要加的正向导通电场(电压)随之变大
      表现为高温下,Vread右移
<think>嗯,用户之前让我介绍了UFS控制器,现在又转向SSD硬件设计流程。这可能是因为他们想了解存储设备的整体设计过程,或者他们正在从事相关项目,需要从控制器扩展到整个SSD的设计。 首先,我需要回忆SSD硬件设计的主要步骤。通常,硬件设计流程包括需求分析、架构设计、元件选型、电路设计、PCB布局、验证测试等阶段。不过,用户可能希望更详细的内容,比如各个阶段的具体任务和挑战。 考虑到用户之前询问的是控制器,可能他们了解控制器在SSD中的作用,现在想从整体设计流程的角度看控制器如何融入整个SSD。因此,在设计流程中,需要强调控制器与其他组件的协作,比如闪存芯片、电源管理、接口等。 另外,用户可能对实际应用中的问题感兴趣,比如如何优化性能、处理信号完整性、散热设计等。需要确保回答覆盖这些方面,并提供实际例子或常见问题,帮助用户理解可能遇到的挑战。 还要注意用户之前回复的结构,他们喜欢分点详细说明,包括模块解析、性能优化、版本演进等。因此,这次回答也应保持类似结构,分阶段讲解设计流程,每个阶段的子步骤、关键技术点,可能的问题和解决方案。 需要验证SSD硬件设计流程中各个阶段的关键技术,比如在需求分析阶段,明确性能指标;在电路设计中,考虑信号完整性和电源完整性;在PCB布局时,处理高速信号走线和散热设计。此外,测试阶段的重要性也不可忽视,包括功能测试、性能测试和可靠性测试。 可能还需要比较不同设计选择的影响,比如选择SLC、MLC、TLC或QLC闪存对设计和性能的影响,或者不同接口(如SATA、PCIe)的选择如何影响整体架构。 最后,用户可能希望了解行业趋势或最新技术,比如PCIe 4.0/5.0的应用,NVMe协议的优势,以及如何在新设计中考虑这些因素,确保回答的前瞻性。 总之,需要构建一个结构清晰、内容详实的设计流程,覆盖从需求到量产的每个阶段,结合技术细节和实际应用,帮助用户全面理解SSD硬件设计的各个环节。</think>### SSD硬件设计流程详解 SSD硬件设计是一个复杂的系统工程,需从需求分析到量产验证逐层推进,涵盖架构设计、元件选型、电路实现、信号完整性优化等关键环节。以下是SSD硬件设计的核心流程与技术要点: --- #### **1. 需求分析与规格定义** - **性能指标**: 明确接口协议(SATA III/PCIe Gen3/Gen4)、顺序读写速度(如3.5 GB/s)、4K随机读写IOPS(如600k/500k)、功耗限制(如5W峰值)。 - **容量与成本**: 确定闪存类型(SLC/MLC/TLC/QLC)、存储密度(如1TB/2TB)、NAND堆叠层数(如176层3D NAND)。 - **可靠性要求**: 定义TBW(Total Bytes Written,如600TBW)、工作温度范围(-40℃~85℃)、抗震等级(如1500G/0.5ms冲击测试)。 --- #### **2. 系统架构设计** ##### **2.1 核心模块划分** $$ \text{SSD硬件架构} = \begin{cases} \text{主控芯片(Controller ASIC)} \\ \text{NAND闪存阵列(Flash Array)} \\ \text{DRAM缓存(可选)} \\ \text{电源管理模块(PMIC)} \\ \text{接口电路(PCIe/SATA PHY)} \end{cases} $$ ##### **2.2 接口协议选择** - **PCIe NVMe**: 支持多通道(x2/x4)与协议版本(Gen3 8 GT/s、Gen4 16 GT/s)。 - **SATA III**: 适用于低成本场景,理论带宽6 Gbps(约550 MB/s有效速率)。 ##### **2.3 闪存通道配置** - **Channel/Target分配**: 例如8通道设计,每通道挂载2个Target(CE信号控制),实现16 Die并行操作。 - **Toggle/ONFi协议**: 根据NAND类型选择总线协议(如ONFi 4.0支持1600 MT/s)。 --- #### **3. 关键元器件选型** | 模块 | 选型标准 | 典型型号示例 | |----------------|-----------------------------------------|-----------------------------| | **主控芯片** | 支持PCIe Gen4x4、LDPC纠错、8通道 | Silicon Motion SM2264 | | **NAND闪存** | 3D TLC 176层、I/O速度1600 MT/s | Kioxia BiCS6 (1Tb/die) | | **DRAM缓存** | LPDDR4-4266、容量1GB(1TB SSD配置) | Micron MT53E1G32D2NP-046 | | **PMIC** | 支持多路输出(1.2V/1.8V/3.3V) | Richtek RT5733 | | **时钟元件** | 差分晶振(100MHz ±50ppm) | NDK NX5032GA-100MHz | --- #### **4. 电路设计与仿真** ##### **4.1 高速信号设计** - **PCIe布线规范**: 差分对阻抗控制(85Ω±10%)、长度匹配(±5 mil以内)、参考层连续。 - **NAND总线优化**: DQS/DQ信号时序余量计算(Setup/Hold Time > 0.3 UI),采用Fly-by拓扑减少反射。 ##### **4.2 电源完整性设计** - **多级滤波**: 主控核心电源(1.2V)需并联10μF MLCC + 100nF陶瓷电容,纹波控制在±3%以内。 - **电流估算**: 峰值电流分析(如PCIe Gen4x4 PHY功耗约2.5W,需2A电流供应)。 ##### **4.3 热设计** - **功耗分布模拟**: 使用ANSYS Icepak进行热仿真,确保主控结温<105℃(环境温度70℃)。 - **散热方案**: 高功耗场景(>8W)需增加铜箔散热片或导热硅胶垫。 --- #### **5. PCB布局与制造** - **层叠结构**: 典型6层板设计: ``` L1:信号层(顶层) L2:地平面 L3:电源层 L4:信号层(内层) L5:地平面 L6:信号层(底层) ``` - **关键区域布局**: - 主控与NAND距离<50mm以减少信号延迟 - 电源模块靠近主控供电引脚 - 高速信号线远离晶体振荡器 --- #### **6. 验证与测试** ##### **6.1 信号完整性测试** - **眼图测试**: 使用示波器(如Keysight DSOX93204A)验证PCIe信号质量(眼高>120mV,眼宽>0.7 UI)。 - **时序验证**: 测量NAND接口的tR/tW参数(如tPROG典型值1.5ms)。 ##### **6.2 功能测试** - **协议一致性**: 通过PCI-SIG认证测试(如Refclk精度±300ppm)。 - **FTL验证**: 使用专用工具(如ULINK Pro)监控坏块替换与磨损均衡算法。 ##### **6.3 可靠性测试** - **高温老化**: 85℃环境下连续写入72小时,检测数据保留能力。 - **振动测试**: 执行20-2000Hz随机振动(RMS 6.06g)验证焊接可靠性。 --- #### **7. 量产与优化** - **固件协同调试**: 优化读取重试(Read Retry)参数,提升QLC闪存在低Vt状态下的稳定性。 - **成本优化**: 通过减少PCB层数(6层→4层)或改用HASL表面处理降低制造成本。 - **良率提升**: 分析焊接缺陷(如BGA空洞率>15%需调整回流焊温度曲线)。 --- ### **关键挑战与解决方案** 1. **信号串扰** - 问题:PCIe Gen4信号在长走线时易受相邻信号干扰。 - 方案:增加差分对间距至4倍线宽,插入地孔屏蔽。 2. **电源噪声** - 问题:NAND并行写入时导致电源瞬时跌落(>5%)。 - 方案:增加去耦电容容值(如22μF POSCAP)。 3. **热失效** - 问题:高温下NAND电荷泄漏加速。 - 方案:固件中启用动态温度补偿(DTT)调整编程电压。 --- ### **总结** SSD硬件设计需在性能、功耗、成本之间精细权衡。随着PCIe 5.0与232层3D NAND的普及,设计重点转向更高信号速率(32 GT/s)管理与存储密度提升。未来趋势包括集成CXL协议支持、采用EDSFF外形规格,以及通过AI加速闪存管理算法。
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