ADS6445开发笔记（1）---- 芯片介绍

写这篇博客的时候，暂未调试ADS6445，只是想资料整理一下，方便自己理解、查看。中间可能会有一些理解错误的地方，欢迎大家批评指正。

目录

1. 芯片特性

2.应用范围

3. 芯片简介

4. 芯片功能框图

5. 芯片详细描述

5.1 推荐的操作条件

 5.2器件编程模式

5.2.1 只用并行模式

5.2.2 只用串行模式

5.2.3 串行模式和并行模式都使用

5.3 寄存器描述

5.4  数据输出接口

5.4.1 1-Wire, 1× frame clock, 14× and 16× serialization with DDR bit clock

5.4.2 2-WIRE INTERFACE - 16× SERIALIZATION WITH DDR/SDR BIT CLOCK

5.4.3  2-WIRE INTERFACE - 14× SERIALIZATION SDR BIT CLOCK

5.4.4 2-WIRE INTERFACE - 14× SERIALIZATION DDR BIT CLOCK 

5.5 测试模式

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1. 芯片特性

• 最大采样率125MSPS，可支持125/105/80/65MSPS采样
• 14bit分辨率
• 3.5db 粗增益和可编程高达6db增益
• 可编程调整SFDR(无杂散动态范围)/SNR（信噪比）之间的平衡
• 串行LVDS输出
• 支持Sine, LVCMOS,LVPECL,LVSD时钟输入，振幅可以下降到400mVPP

2.应用范围

• 基站中频接收机
• 多样性接收机
• 医学成像
• 测试设备

3. 芯片简介

      ADS6445/ADS6444/ADS6443/ADS6442(ADS644X)系列是4通道14位125/105/80/65MSPS AD转换器。LVDS串行输出减少了接口数量。器件包括3.5db粗增益调节选项，还有步长为1db的可编程0-6db细增益，用于提高SFDR性能，但是信噪比下降很小。

   每个ADC输出都有2线的LVDS，使其想比较1线接口，串行数据速率减半。当数据速率较低的时候，也可以采用单线接口传输。输出可以高位在前也可以低位在前，可以输出二进制补码，也可以直接二进制输出。

4. 芯片功能框图

更正： 并行配置接口，不是配置部分寄存器，而是可以独立使用，配置所有的寄存器。

5. 芯片详细描述

5.1 推荐的操作条件

 5.2器件编程模式

      器件支持独立的并行或者串行编程配置模式，还支持并行和串行共用的编程模式。

5.2.1 只用并行模式

  保持RESET拉高（to LVDD）切换为并行模式。CFG1, CFG2, CFG3,CFG4, PDN, SEN, SCLK, and SDATA 都用做并行接口控制。具体对应的控制内容看手册中table3 ，table 5 -  table8.

5.2.2 只用串行模式

串行模式首先必须复位寄存器，通过产生一个reset引脚上的高脉冲（复位时候拉高，然后再拉低），或者置位复位寄存器。复位结束后，reset引脚必须是拉低的。并行接口总线在这里没有应用，必须拉低，不能悬空。同时，设置寄存器OVRD -地址0X0D寄存器的D10位，为不使能并行控制模式