adcclk最大_关于STM32 在进行ADC采样时，ADCCLK时钟频率的确定

一、ADC时钟配置

1、ADC的时钟频率由系统时钟经过PCLK2经过分频后得到：

PCLK2：2分频后得到

4分频后得到

6分频后得到

8分频后得到

2、ADC选择通道x的采样时间

最小为1.5周期，最大为239.5周期

其次还有：7.5周期

13.5周期

28.5周期

41.5周期

55.5周期

71.5周期

3、ADC采样总的转换时间Tconver

Tconver=采样时间+12.5个周期

例如：

当ADCCLK=14MHz和1.5周期的采样时间

Tconver=(1.5+12.5)*1/14=1us；其中14为ADCCLK

4、例程(采样频率主要由采样点间隔时间决定的)

例如：我们对50Hz的输入信号进行采集。

对此有两种方案：

方案1：

50Hz信号的周期为20ms，如果在一个周期内采集2500个数据点(注：一周期最少采集20个数据点)，每2个采样点间隔为20ms/2500=8us。

如果采用71.5周期的采样时间，则ADC采样周期一周期大小为8/71.5us，则ADC的时钟频率为ADCCLK=1/(8/71.5)=9MHz.

方案2：

50Hz信号的周期为20ms，如果在一个周期内采集1000个数据点(注：一周期最少采集20个数据点)，每2个采样点间隔为20ms/1000=20us。