小数分频器vhdl实现_verilog 实现小数分频(小数分频器)代码

verilog

实现小数分频(小数分频器)

小数分频无法做到

1

：

1

的占空比。例如用

77

分频得到

16M

时钟的生成原

理如下：

对于

77

M

的时钟，

一个

sts-12

帧有

9720

拍。

对于

16M

时钟，

一个

sts-12

帧有

32*8*8

拍。即

77M

下每计数

1215

，

16M

下计数

256.1215/256 =4.76

考虑

到数字处理只能是整数，则需要在每

m

个

5

拍扣一拍，每

n

个

4

拍扣一拍。列

方程为：

m + n =256

5m + 4n =1215

得到

m= 191, n = 65,

即通过

191

个

5

分频和

65

个

4

分频实现

16M

的时钟。

小数分频是通过可变