axi时序图_【技术分享】详解AXI_LITE协议/AXI_STREAM总线的时序-可编程逻辑-与非网...

由于 ZYNQ 架构和常用接口 IP 核经常出现 AXI 协议，赛灵思的协议手册讲解时序比较分散。所以笔者收藏 AXI 协议的几种时序，方便编程。

1》AXI_LITE 协议：

( 1) 读地址通道， 包含 ARVALID， ARADDR， ARREADY 信号；

( 2) 读数据通道， 包含 RVALID， RDATA， RREADY， RRESP 信号；

( 3) 写地址通道， 包含 AWVALID， AWADDR， AWREADY 信号；

( 4) 写数据通道， 包含 WVALID， WDATA， WSTRB， WREADY 信号；

( 5) 写应答通道， 包含 BVALID， BRESP， BREADY 信号；

(6) 系统通道， 包含： ACLK， ARESETN 信号。

AXI4 总线和 AXI4-Lite 总线的信号也有他的命名特点：读地址信号都是以 AR 开头( A： address； R： read)写地址信号都是以 AW 开头( A： address； W： write)读数据信号都是以 R 开头( R： read)写数据信号都是以 W 开头( W： write)

XI4 总线和 AXI4-Lite 总线的信号也有他的命名特点：读地址信号都是以 AR 开头( A： address； R： read)写地址信号都是以 AW 开头( A： address； W： write)读数据信号都是以 R 开头( R： read)写数据信号都是以 W 开头( W： write)

AXI4 总线和 AXI4-Lite 总线的信号也有他的命名特点：读地址信号都是以 AR 开头( A： address； R： read)写地址信号都是以 AW 开头( A： address； W： write)读数据信号都是以 R 开头( R： read)写数据信号都是以 W 开头( W： write)

AXI4 总线和 AXI4-Lite 总线的信号也有他的命名特点：读地址信号都是以 AR 开头( A： address； R： read)写地址信号都是以 AW 开头( A： address； W： write)读数据信号都是以 R 开头( R： read)写数据信号都是以 W 开头( W： write)

AXI4 总线和 AXI4-Lite 总线的信号也有他的命名特点：读地址信号都是以 AR 开头( A： address； R： read)写地址信号都是以 AW 开头( A： address； W： write)读数据信号都是以 R 开头( R： read)写数据信号都是以 W 开头( W： write)

AXI_LITE 读时序：

AXI_LITE：写时序

AXI 总线协议的几种时序介绍

2》AXI_STREAM：

AXI4-Stream 总线的组成有：

( 1) ACLK 信号： 总线时钟， 上升沿有效；

( 2) ARESETN 信号： 总线复位， 低电平有效

( 3) TREADY 信号： 从机告诉主机做好传输准备；

( 4) TDATA 信号： 数据， 可选宽度 32，64，128，256bit

( 5) TSTRB 信号： 每一 bit 对应 TDATA 的一个有效字节， 宽度为 TDATA/8

( 6) TLAST 信号： 主机告诉从机该次传输为突发传输的结尾；

( 7) TVALID 信号： 主机告诉从机数据本次传输有效；

( 8) TUSER 信号 ： 用户定义信号， 宽度为 128bit。