AXI总线之AXI-LITE总线分析与实现

最新推荐文章于 2024-08-06 16:48:31 发布

bibogo

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分类专栏： EBAZ4205 文章标签： fpga

本文链接：https://blog.csdn.net/leo_xu_/article/details/110582550

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本文介绍了AXI总线协议，重点解析了AXI4-Lite总线的特性，包括其轻量级、单次传输的特点，并详细阐述了AXI-Lite的写时序和读时序。通过建立一个工程实例，演示了如何使用AXI-LITE总线进行RAM的读写操作，并提供了时序仿真的示例。最后，提到了通过SDK工程进行AXI-LITE地址和数据的设置，以及串口打印读取数据的过程。

摘要由CSDN通过智能技术生成

AXI是由ARM公司提供的一种总线协议，Xilinx从6系列的FPGA开始对AXI总线提供支持，现如今已经发展到AXI4这个版本。在Xilinx的ZYNQ系列中，AXI是经常用的一种接口。AXI有3个概念需要分清楚，总线、接口、协议。总线是指传输通道，是各种逻辑器件构成的传输数据的通路，一般由数据线、地址线、控制线组成；接口是一种连接标准，又被称为物理接口；协议是值传输数据的规则。Zynq支持三种AXI总线，有三种AXI接口，都是AXI协议。

三种AXI总线分别为：
AXI4：面向高性能映射通信需求，是面向地址映射的接口，允许最大突发长度256轮
AXI4-Lite：轻量级地址映射单次传输接口，占用较少逻辑资源
AXI4-Stream：面向高速流传输，没有地址项，允许无限制的数据突发传输规模。

三种AXI接口分别为：
AXI-GP接口：通用的AXI接口，包括两个32位主设备接口和两个32位从设备接口，通过该接口可以访问PS片内外设。
AXI-HP接口：高性能带宽的标准接口，PL模块作为主设备连接。主要用于PL访问PS上的存储器（DDR和片内RAM）。
AXI-ACP接口：是ARM多核架构定义的一种接口，中文翻译为加速一致性端口，用来管理DMA之类的不带缓存的AXI外设，PS端是SLAVE接口。

AXI协议中，将读地址通道、读数据通道、写地址通道、写数据通道、写应答通道分开，各自有自己的握手机制，每个通道互相不干扰。

接下来，讲解一下AXI-Lite总线的时序和仿真。AXI-Lite总线写时序由写地址通道、写数据通道、写应答通道组成&