cadence 常见pcb电阻_Allegro PCB设计常见疑惑(四)

Allegro PCB设计常见疑惑(四)

来源:华强电子网

作者:华仔

浏览:360

时间:2016-08-10 14:18

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摘要:

20.如何添加泪滴形焊盘以及加了之后如何删除?在优化的parameters选项中只选择倒数第二个,Pad And T Connection Fillet ,并去掉其中的Pin选项,进行优化即可。想要删除的话,则只选Line smoothing中的dangling Lines进行优化。注意:如无特殊要求,现在我们不再进行此项优化。21.怎么定义thermal-relief 中过孔与shape连线的线

20.如何添加泪滴形焊盘以及加了之后如何删除?在优化的parameters选项中只选择倒数第二个,Pad And T Connection Fillet ,并去掉其中的Pin选项,进行优化即可。想要删除的话,则只选Line smoothing中的dangling Lines进行优化。注意:如无特殊要求,现在我们不再进行此项优化。21.怎么定义thermal-relief 中过孔与shape连线的线宽?在 Allegro的Setup->constraints里的set standard values中可定义每一层走线的宽度,比如,可以定义VCC和GND的线宽为10 Mil。在铺铜时注意shape->parameters里一些线宽的定义是否设置成DRC Value。22.如何优化布线而且不改变布线的总体形状?布线完成之后,需要对其进行优化,一般采用系统自动优化,主要是将直角变为45度,以及线条的光滑性。 Route->gloss->parameters,在出现的列表中,选Line smoothing,进行Gloss即可,但有时布线中为了保证走线距离相等,故意走成一些弯曲的线,优化时,点击Line Smoothing左边的方块,只选择convert 90’s to 45’s ,把其他的勾都去掉,这样进行优化时就不会将设计者故意弯曲的走线拉直或变形。23.怎么铺设Plane层?铺好后怎么修改?铺铜这一步骤一定要在Allegro中进行,Add->shapes->Solid Fill,同时注意在Control工具栏中Active Class选Etch,Subclass选所要铺设的Plane层,如VCC或者GND。然后即可画外框,注意离outline有20 Mil左右的间距。Done之后会进入铺铜的操作界面,选Edit->Change net(by name)给Plane层命名。在shape—>parameters确定是否使用了Anti Pad和Thermal relief,接着选Void->Auto,软件会自动检测Thermal relief,完成之后会有log汇报,如果没有任何错误既可铺设shape,shape->Fill 。如果铺好之后又有过孔的改动,需要重新铺铜,则应选Edit->shape,点在shape上,然后右击鼠标选done,这样就会自动将连接在 shape上的Thermal relief删除,不能硬删铺铜的shape层,否则那些Thermal relief将遗留在Plane层上。24.布线完成之后如果需要改动封装库该如何处理?在器件摆放结束后,如果封装库有改动,可以Place->update symbols,如果是pad有变化,注意要在update symbol padstacks前打勾。布线完成之后尽量避免封装库的改动,因为如果update,连接在Pin上的连线会随Symbol一起移动,从而导致许多连线 的丢失,具体解决办法有待于研究。25.为什么*.brd 无法存盘?遇到这种情况注意看屏幕下方的空白栏的提示,有可能是硬盘空间不够,还有一种可能是因为数据库出错,软件会自动存盘为*.SAV文件,这时可以重新进入 Cadence(可能需要重起动),打开*.SAV,再另存为*.brd 。或在Dos下运行DBFix .SAV,会自动将其转换为*.brd文件,然后即可调用。26.Allegro有哪些在Dos下的数据库修正命令?有时Allegro会出现一些非法超作,导致一些数据出错,我们可以在Dos方式下,在工作目录下(即physical目录下),运行一些修正命令,如Dbcheck *.brd , 或Dbfix *.brd 。不过实际中这些命令好像效果不大。

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《基于cadence_allegro的高速pcb设计信号完整性分析与仿真.pdf》是一本介绍了如何通过使用Cadence Allegro软件进行高速PCB设计中信号完整性分析与仿真的电子书。 该电子书首先介绍了高速PCB设计中的信号完整性的重要性,以及信号完整性分析与仿真的基本概念。然后详细介绍了如何使用Cadence Allegro软件进行信号完整性分析与仿真的步骤和方法。 该电子书首先介绍了如何在Cadence Allegro中建立高速PCB设计的工程文件,并详细介绍了如何导入PCB布局和原理图。然后,它介绍了如何在Cadence Allegro中设置信号完整性分析的参数,如时钟频率、信号延迟、信号电平等。并且该电子书还展示了如何使用Cadence Allegro的仿真工具进行信号完整性仿真,以评估设计的性能和可靠性。 同时,该电子书还介绍了一些常见的高速PCB设计中的信号完整性问题和解决方案。例如,布线不良导致的信号耦合和串扰问题、时钟信号抖动问题、功耗和地电位噪声问题等。 总的来说,《基于cadence_allegro的高速pcb设计信号完整性分析与仿真.pdf》提供了一种基于Cadence Allegro软件进行高速PCB设计信号完整性分析与仿真的详细方法和实例。对于电子工程师和PCB设计师来说,该电子书具有很高的实用价值,能够帮助他们有效地解决高速PCB设计中的信号完整性问题,提高设计的可靠性和性能。

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