cadence 常见pcb电阻_Allegro PCB设计常见疑惑（一）

Allegro PCB设计常见疑惑(一)

来源：华强电子网

作者：华仔

浏览：677

时间：2016-08-10 14:18

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摘要：

1.怎样建立自己的元件库?建立了一个新的project后，画原理图的第一步就是先建立 自己所需要的库，所采用的工具就是part developer. 首先在建立一个存放元件库的目录(如mylib)，然后用写字板打开cds.lib，定义： Define mylib d:boardmylib(目录所在路径). 这样就建立了自己的库。在Concept_HDL的component－>add，点击se

1.怎样建立自己的元件库?建立了一个新的project后，画原理图的第一步就是先建立 自己所需要的库，所采用的工具就是part developer. 首先在建立一个存放元件库的目录(如mylib)，然后用写字板打开cds.lib，定义： Define mylib d:boardmylib(目录所在路径). 这样就建立了自己的库。在Concept_HDL的component－>add，点击search stack，可以加入该库。2. 怎样做一个Mechanical symbol，以及如何调用?Allegro 中File-?new，在drawing type中选择Mechanical symbol。主要是为了生成PCB板的外框模型，在这里面虽然也可以添加pad，但是没有管脚对应关系。Mechanical symbol 完成以后，生成*.dra文件。在Allgro中调用时，选择by symbol―>mechanical。注意右下角的library前面的勾打上。3.在布局后如何得到一个整理后的所有元件的库?如果嫌physical目录下各类文件过分繁冗，想删除一些无用的文件，或者只有一个*.brd文件，想获取所有的元件及pad封装库的信息，可以采用这种 办法：将*.brd另存在一个新的目录下，在File－>选export－>libraries，点中所有选项，然后export，即可在你 的新目录下生成所有的*.pad,*.psm,*.dra文件。4. 如何建part库，怎么改变symbol中pin脚的位置?在project manager中tools/part developer可建立，选择库并定义part name，在symbol中add symbol，package中add package/addpin，依次输入pin：package中：a， Name : pin’s logical name不能重复b， pin : pin的标号，原理图中backannotate后相应的标号c， pin type: pin脚的类型(input，output等，暂可忽略)d， active：pin的触发类型 high(高电平)，low(低电平)e， nc：填入空脚的标号f， total：此类型的所有pin脚数g， 以下暂略symbol中：a， logical name：对应package中的nameb， type：对应package中的typec， position：pin脚在器件中位置(left , right , top , bottom)d， pintext：pin在器件中显示的name(对应package中的pin，但可重复，比如package中的gnd1和gnd2都可设为gnd)e， active：对应package中的active修改：用part developer打开要修改的器件，*选择edit/restrict changes(若不选择，则器件被保护，修改后存盘无效)，一般修改：a， package中相应pin的标号和nameb， pin的active类型c， symbol中各pin脚的顺序(pin脚的顺序在第一次存盘后再次打开会被改变，对于较多pin脚的器件，如232pins，修改较繁琐，故尽力保证的一次的成功率。pin脚在器件中的排列顺序是根据symbol中的顺序而定，故symbol中pin脚的顺序一定要正确，若有错需修改，选中pin按ctrl键配合上下键标可移动pin脚位置。5. 保存时Save view和Save all view 以及选择Change directory 和不选择的区别?建立好一个元件库时，首先要先保存，保存尽量选择 save view。在concept-HDL中，我们用鼠标左键直接点击器件后，便可以对器件的外形尺寸进行修改，这时如果你再进入part developer做一些修改后，如果选择save all view会回到原来的外形尺寸，而选save view会保留改动后的外形。 6. 画原理图时为什么Save及打包会出错?当保存时出错，主要原因可能是：所画的信号线可能与元件的pin脚重合，或信号线自身重合；信号线重复命名；信号线可能没有命名；在高版本中(版本 14.0以上)中，自己所创建的库不能与系统本身带有的库名字相同；建库时，封装原件的管脚个数与原件库的管脚个数不同。打包时会出错的原因则有可能是所 做的封装类型与元件不匹配(如pin脚的个数，封装的类型名等)。

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