FPGA中几个基本的重要的时序分析参数介绍(fmax\tsu\th\tco\tpd)(转)

原文见

http://bbs.elecfans.com/jishu_223825_1_1.html

FPGA中几个基本的重要的时序分析参数介绍(fmax\tsu\th\tco\tpd)
今天无聊,翻开书偶看到介绍时序部分的东西,觉得其中几个参数缩写所代表的含义应该记住,故写如下文章……
FPGA中的几个基本的重要的时序分析参数:
fMAX(最大时钟频率):在不违背内部建立时间tsu和保持时间th要求下可以达到的最大时钟频率;
tSU(时钟建立时间):在寄存器的时钟信号已经在时钟引脚建立之前,经由数据或者使能输入而进入寄存器的数据必须在输入引脚出现的时间长度;(equation:tsu<=tclk-tdelay_max_in)
tH(时钟保持时间):在寄存器的时钟信号已经在时钟引脚建立之后,经由数据输入或者使能输入而进入寄存器的数据必须在输入引脚保持的时间长度;(equation:th<=tdelay_min_in)
tCO(时钟到输出延时):时钟信号在寄存器引脚上发生转变以后,在由寄存器馈送信号的输出引脚上获得有效输出所需的最大时间;(equation:tdelay_min_out<=tco<=tclk-tdelay_max_out)
tPD(引脚到引脚延时):输入引脚上的信号在经由组合逻辑进行处理传输,出现在外部输出引脚上时所需的时间;

转载于:https://www.cnblogs.com/hujianhua/archive/2013/02/25/2932337.html

时序”最容易联想到就是“时序图”,亦即模块的输出。换句话说“时序”是模块执 行过程的显性记录。一般在仿真上,模块的时序图都是在理想状态下(没有任何物理上 的问题)产生的。时序图里边包含了模块最清洁的执行记录。这些信息对于“细化”模 块来说有很大的帮助。然而影响着这些时序就是Verilog HDL 语言本身。 很多候,虽然低级建模(建模技巧)已经可以帮助我们完成许多模块设计上的要求, 但是低级建模始终是属于“建模”的层次,亦即“塑造”模块一个大概的形状,而且是 粗糙的东西而已。这粗糙的东西,效果能不能发完全发挥? 我们需要经过“细化”它才 知道结果。 要完成“细化”的过程一点也不可以马虎。早期的建模必须留下可以“细化”的种子。 此外我们还要往模块更深入去了解它,去分析它,如果有模块有问题就调试它。这全部 的工作要求,更进一步挑战我们对Verilog HDL 语言的认识和掌握的程度。有关这一点, 再也不是:了解Verilog HDL 语言相关的语法如何使用?如何使用Verilog HDL 语言建 立一个模块?等这些Verilog HDL 语言“外观的单纯工作”,而是“深入分析”模块执 行的“内部细节”。关于模块一切的一切过程,我们只能在“时序图”上了解而已。 这就是这本笔记命名的初衷。
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