ise的时钟ip核_ISE_pll_ip的建立

创建clk的ip核以及设置PLL的时钟输出

原理：外部晶振输入50M的频率，由ip核输出想要的频率

1、新建工程model再在“芯片”名称上建立clk的ip核

2、设置输入写为50M

3、设置想要的频率可多选

4、之后完成即可 调用

实例化pll_ip

5、程序

`timescale 1ns / 1ps

//

//仿真注意reset是先下降沿，在高电平

//

module model(

input clk,

input rst_n,

output clk_out //pll clock output

);

wire locked;

wire pll_clk_o;

/PLL IP 调用

pll_ip pll_ip_inst

(

.CLK_IN1(clk), // IN 50Mhz

.CLK_OUT1(pll_clk_o), // OUT 25Mhz

.CLK_OUT2(), // OUT 50Mhz

.CLK_OUT3(), // OUT 75Mhz

.CLK_OUT4(), // OUT 100Mhz

// Status and control signals

.RESET(~rst_n),/