linux脚本运行vivado,Vivado使用技巧（一）：使用Tcl在Shell中进行FPGA开发

概述

通常我们使用的是Vivado IDE进行FPGA的开发，IDE提供了图形化的界面和自动化管理方案，我们只需要点击几个按钮就会得到结果。有时候还会用到另外一种开发方式：在Vivado Tcl Shell中使用Tcl命令的方式控制开发设计流程。使用Tcl的好处是每一个命令都有一个具体的操作，我们可以详细的控制设计过程中的每一步，设计更加灵活，也更有效率。

通常的情况下都会根据需求事先编辑好一个完整的Tcl脚本，直接运行即可得到想要的结果。本文将会保留一个设计过程的每一步(实际使用时不会用到这么多的步骤)。以下Tcl命令对于所有的Vivado版本都是通用的。进行操作前需要准备好已经设计好的Verilog文件和约束XDC文件，并放在一个固定目录下。本文参考了Xilinx官方文档与《Xilinx FPGA权威设计指南》这本书中的内容。

一.准备

1.1 在开始菜单的Xilinx工具集中找到“Vivado xxxx.x Tcl Shell”，xxxx.x代表安装的Vivado版本号。在Shell中先将当前环境指向设计源文件的目录(注意路径中斜线方向是左斜杠)：

Vivado% cd C:/Users/GodWa/Desktop/SDK_Test/gate

1.2 指定一个设计文件的输出路径，所有生成的报告、结果文件等都将存放在该路径文件夹下

Vivado% set outputDir ./gate/gate_Created_Data/top_output

1.3 生成输出路径的目标文件夹