使用Verilog实现FPGA计数器功能

最新推荐文章于 2024-08-28 14:06:33 发布
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本文档介绍了如何使用Verilog在FPGA上设计一个十进制计数器，计数范围从0到20，每隔1秒自动清零，并具备按键同步/异步清零功能。设计思路包括分频产生计数和扫描频率，模拟时间计数，动态扫描数码管显示以及按键控制计数器清零。
摘要由CSDN通过智能技术生成

本人地大14级师兄，如果有学弟学妹搜到这个评论一个呗！


一、设计要求

编写VerilogHDL程序，实现如下功能：

利用开发板上的数码显示译码器设计一个十进制计数器，要求该计数器具有以下功能：

1.计数范围为0-20，计算到20时自动清零，计数间隔时间为1s&

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weixin_33786077
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程序是用verilog编写的计数器模块，里面包含了四种不同控制的计数器，仿真通过！
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因为{ain，cntx}中的ain值在同一时间只有一种情况，但是cntx有cnt1，cnt2，cnt3，cnt4,不论四个一位计数器是否跳变，seg就会被四个case语句赋值，并由于“<="且是同时赋值。这里与主模块的代码做一个比较，这个always模块下的思路是ain位选到数码管，然后通过cntx选择对应的段选，以为真正记数的时候是0-9，当某段驱动电路的输出端为高电平时，则该端所连接的字段导通并点亮。可以看到，四个位数，只能综合处一个按键记数，另外三个key1，key2，key3，没有连接。
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使用计数器，让板载led每0.5秒改变一次状态。 计数器cnt模块： module counter #( parameter CNT_MAX = 25'd24_999_999 //parameter定义参数（宏定义） ) ( input wire sys_clk, input wire sys_rst_n, output reg led_out ); reg [24:0] cnt; //25位宽的计数器 /* 计数
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