clock jitter是否对hold time有影响？（文末有福利）

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Clock jitter 定义

时钟抖动是时钟边缘与其理想位置的时间偏差。时钟沿可以在一个范围内到达，两个连续时钟沿之间的差值将决定该周期的实际有效周期长度。因此，时钟抖动在静态时序分析中非常重要。

让我们借助一个例子来阐述时钟抖动的概念：

时钟源（比如 PLL）应该提供频率为 10 MHz 的时钟，总计时间为 100 ns。如果它是理想的时钟源，则连续的上升沿将出现在 0 ns，100 ns，200 ns，300 ns 等等。然而，由于 PLL 是一个非理想的时钟源，它在产生 clock edge 时会有一些不确定性。它可能在 0 ns，99.9 ns，201 ns 等时产生 clock edge。或者我们可以说时钟边沿可能在（<ideal_time> + - jitter）之间的任何时间发生。即 0，在 99-101ns 之间，在 199-201ns 之间等等（1ns 是抖动）。但是计算多个周期后，平均周期将达到〜100 ns。

Clock jitter 的种类

• 周期抖动

周期抖动是在多个随机选择的周期（例如 10K 周期）内时钟信号的周期时间相对于理想周期的偏差。它可以指定所选周期内的时钟周期偏差的平均值（RMS 值），也可以是所选组内最大偏差和最小偏差之间的差值（peak-to-peak period jitter）

• Cycle-to-cycle jitter

Cycle-to-cycle jitter 是随机数个时钟周期内两个相邻时钟周期的偏差。

• 相位抖动

在时间或相位上的偏移，会导致误差及同步丢失。电缆越长、电缆衰减越大或数据速率越高，抖动就越大，也称作相位抖动、定时失真或码间干扰。

• Long term jitter

clock jitter 原因

抖动的原因很多，主要包括以下几种类型

• PLL 环路噪声

• 电源纹波

对于高频模块，通常为了最大限度减少电源纹波，我们往往要在这种模块中插入足够多的 DECAP cell。这点应用实践表明效果很明显。

• 热噪声

目前芯片仅仅做 IR Drop 分析电源压降，已经不能满足实际应用的需求了。另外还需要做热噪声的分析。

IR Drop 分析之 Redhawk 分析流程

• 信号之间的串扰

Clock jitter 的影响

• Setup 影响

根据 STA 基础知识得知，setup 的检查是 launch clock edge 在 edge 1，capture clock edge 在 edge 3。现在我们假设 edge 1 到达时刻为 20 ns，则 edge 3 可以在时间区间（20 ns + CLOCK_PERIOD + 抖动）和（20 ns + CLOCK_PERIOD - 抖动）到达。因此，为了考虑最坏情况下的时序情况，我们采用 edge 3 到达时刻为（20 ns + CLOCK_PERIOD - 抖动）。即实际的有效时钟周期变为（CLOCK_PERIOD - jitter），较理想时钟周期缩短。因此 setup timing 更为严格了。

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• Hold 影响

由于 hold check 是同沿检查。因此 clock jitter 对 hold 没有影响。因此在芯片 timing signoff 时，往往 hold 的 uncertainty 会比较小。

考虑 clock jitter 的实现策略

通过设置 clock uncertainty 来给 design 预留 margin。

Pre-cts 阶段 clock_uncertainty = clock jitter + 预估 clock skew

Post-cts 阶段 clock_uncertainty = clock jitter （此时 clock skew 已经确定）

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