Clock Jitter

1、什么是jitter？

jitter就是噪声。它在时域的准确定义是clock edge相对于它的理想位置的偏移。

2、jitter分类

确定性（Deterministic）jitter（DJ）和随机（Random）jitter（RJ）

3、jitter从哪儿来？

DJ来源：串扰、EMI、同步开关输出（SSO）、以及其它有规律发生的干扰信号。所谓确定性，是指干扰源是固定的，不能用统计分析的方法进行量化。良好的电路设计可以最大程度降低DJ。

RJ来源：电源噪声，温度变化，工艺问题等。

Total jitter = RJ + DJ，其中DJ相当于在RJ基础上加一个offset。

4、jitter有哪些定义？

有三种定义：

（1）Cycle-to-Cycle jitter（CCJ），是指相邻两个cycle的周期差，一般会统计N个cycle，找出其中最大的那个：Cycle-to-Cycle Jitter = Max[(t2-t1), (t3-t2), ..., (tn-tn-1)]

顾名思义，Cycle-to-Cycle jitter关注相邻两个cycle的差别有多大，一些电路比如PLL对此比较敏感，如果Cycle-to-Cycle jitter太大，PLL可能无法保持lock状态。

（2）Period jitter（PJ），也叫Peak-to-Peak jitter，它关注的是单个周期内上升/下降沿的最大变化范围。对于数字设计来说，我们最关心的也正是PJ，因为它直接影响setup/hold时序收敛。

一般来说，Deterministic component of CCJ = Deterministic component of PJ，而Random component of CCJ = SQRT(2) * Random component of PJ

（3）Long-Term jitter（LTJ），也叫accumulated jitter，是指经过N个cycle以后，上升/下降沿相对于理想沿的最大偏差是多少。

LTJ不适用于STA分析，对累积相位误差敏感的电路才会关注它，比如SerDes, DDR, CODEC, RF, 以及异步时钟域等等。

5、Period Jitter对STA有什么影响？

单周期的setup/hold分析：

Setup check从edge-1 -> edge-3，我们要看jitter对setup slack带来的最坏影响，因此STA会用（Tperiod - jitter）作为实际的clock period进行setup分析。

Hold check从edge-1 -> edge-1，因此jitter对其没有影响。

多周期的setup/hold分析：

Jitter有累积效应，CLK edge-2导致CLK_div2的下降沿前移了1*jitter，而edge-3在edge-2的基础上又往前移了1*jitter，导致CLK_div2的上升沿前移2*jitter，以此类推。

由此可以推论出：jitter of div-N clk = N * jitter of source clk

但是jitter的累积效应有个天花板，那就是LTJ，因为无论过了多少个cycle，period jitter都不可能超过LTJ。

因此，正确的计算应该是：jitter of div-N clk = MAX[LTJ, (N * jitter of source clk)]

Multicycle path的分析与CLK_div是一样的。

6、Random Jitter的概率密度函数是什么样的？

假如我们统计足够多的random PJ（比如10K个，参考JESD65B），会发现它们的规律服从高斯分布，用概率密度函数来表示即：

函数曲线：

mu是样本均值，不考虑DJ的话可以认为mu = 0；sigma是标准差（方差的平方根）。

定义一个标准差（1*sigma）为RMS(Root Mean Squared，均方根) jitter，因为它的值几乎不随样本数增加而变化，所以RMS jitter是一个非常有用的参数，常常出现在datasheet中。举个例子，统计10K个jitter样本，得出sigma = 12ps，那么即使统计100K，1000K个样本，sigma也等于12ps。

但是通过概率密度函数并不能得出PJ，因为随着样本数增加，概率曲线的长尾可以拖得很长很长（以致无限），导致PJ无法收敛。所以这时候需要考虑BER（bit error rate）。

我们做最坏的假设，即落到PJ以外的jitter都会导致bit error，因此，对于一个给定的BER，我们就可以换算成相应的概率。举个例子，如果一个系统要求BER=10 -12，那么意味着jitter落到PJ外的概率必须小于等于0.0000000001%，如果定义PJ = N*sigma（或者N*RMS），我们就可以据此算出N的值。注意，这里的概率密度函数是已知的，我们只是从中截取一块面积（即概率）来定义这个系统的PJ应该是多少，所以BER越低意味着jitter出现的概率越高，那么PJ也就越大。反过来说，已知一组样本的jitter概率分布，我们定义PJ越宽松（其实就是clock uncertainty设得比较小），则系统出错的概率越高，BER也就越高。

有现成的表格可以查找BER和N的对应关系：

举个例子，某系统时钟的RMS jitter = 5ps，系统的BER要求是10 -13，那么PJ = 5ps * 14.698 = 73.49ps，也就是说设置clock uncertainty = 73.49ps，如果timing closure了，那么系统就可以达到10 -13的BER；反之如果时序没有收敛，比如说clock uncertainty降为5ps * 12.723 = 63.6ps才能timing closure，那么系统在这个时钟条件下就只能达成10 -10的BER；要想降低BER，就得想办法减小clock jitter。

7、jitter在频域如何表示？

jitter在时域表现为波形的相位偏移，所以我们也叫它相位噪声（phase noise）。

如上图示，理想时钟的功率全部集中在Fc处（carrier frequency，假设时钟是标准正弦波），而真实世界的时钟的功率是分布在一定的频率范围内的，phase noise就是造成时钟频谱展宽的原因。

如上图示，为了方便量化计算，一般是把频谱图转换为相位噪声图（phase noise plot），单位是dBc/Hz（功率归一化到1Hz带宽）。Fo是指offset，其相位噪声表示power of（Fc +/- offset）/ power of Fc，结果转化为dB。

上图举了一个实际的相位噪声图的例子。在通信系统中，offset在12KHz~20MHz范围的噪声对时序性能的影响最大（音频系统则关注offset在10Hz~1MHz范围内的噪声），所以我们对这个范围的相位噪声进行积分，得到其功率：

Noise Power (dBc) = offset (12K~20M)相位噪声积分 = -63dBc

计算RMS phase jitter的公式（假设Fc = 100MHz）：

所以一个时钟源器件在给出其RMS phase jitter时，必须同时给出相位噪声的offset范围，如下图示：

8、时域的RMS jitter与频域的RMS phase jitter的关系？

我理解RMS phase jitter是RMS jitter的子集。RMS jitter完全是统计意义上的，当样本数达到一定规模，其值就比较固定了；而RMS phase jitter跟offset的选取范围有关，offset的选取范围又跟系统特点有关，总体规律是，offset越小，功率占比越大，贡献的jitter也越大。

9、一些简化计算的方法

（1）PJ = 6*RMS jitter

（2）Random component of CCJ = SQRT(2) * Random component of PJ

（3）对PLL而言，Peak PJ = Peak Random Period Jitter + Peak Supply Noise Jitter (contributes the most) + Peak Reference Rate Jitter，其中：

Peak Random Period Jitter = 6*RMS jitter

Peak Supply Noise Jitter = (unit delay sensitivity x total output path delay) x worst_case(V1-V2) // if total output path delay < output clock period

or (unit delay sensitivity x output clock period) x worst_case(V1-V2) // if total output path delay >= output clock period

Peak Reference Rate Jitter = [sum of all components (1A,1B,2,3,4,5)] x Kf // refer to below figure