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高速电路
文章平均质量分 84
包括传输线和高速数字接口
戒了你的狂
这个作者很懒,什么都没留下…
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Ansys仿真寄生参数对信号反射的影响
短桩线在PCB走线时会经常遇到,这个桩线会对信号的传输产生反射,那么桩线的长度和信号反射的关系可以仿真看一下,电路如下图所示,下图中,我们设置信号源的上升下降时间为0.8ns,桩线的长度也就是传输的时延我们设置为0.08ns,0.16ns,0.32ns,上升或者下降的时间10%,20%,40%,对比信号的反射情况。PCB走线经过过孔换层的时候就就会有寄生电容产生,容性的负载对反射的影响电路如下图所示,通过改变容性负载的容值看信号的反射情况,分别设置容性负载的容值为1pF,2pF,4pF,8pF。原创 2023-05-15 17:55:52 · 916 阅读 · 0 评论 -
问题:交流耦合放大电路的阻抗匹配
电路如下图所示,信号源是一个上升时间1ns,下降时间15ns的脉冲信号,经过传输线的时延为5ns,然后通过放大器的同向交流耦合放大,这里我们可以明确的直到,下图中的R25就是端接电阻,这样信号经过远端端接解决信号反射的问题。这样看反向放大电路的端接需要考虑输入电阻Rin和反馈的电阻Rf,但是如果要放大,Rf肯定要大于Rin的,那么这时候怎么解决信号反射的问题呢?我理解应该就是R21,因为对反向放大电路的输入电阻就是R21,那这个R21也可以认为是信号源的负载,但实际情况是还和反馈电阻R20也有关系。原创 2023-07-17 18:44:34 · 562 阅读 · 2 评论 -
串口通信过冲原因分析
有人也许会说串口的通信信号频率不高,比如我上面的串口用的波特率为:961200bps,看频率有500k的时候,如果按500k来说远远没到需要阻抗匹配的的频率。这个问题我的理解如下:因为一般不需要端接的最大长度in数是信号的上升沿的ns数,也就是当Len max >RTLen max是没有端接的传输线的最大长度,RT为信号的上升沿。原创 2021-10-19 15:11:52 · 4467 阅读 · 6 评论 -
Ansys仿真TDR
打开Ansys的TDR电路例程,单端电路和TDR源的设置如下图所示,被测的DUT为4段传输线和一个电容,一个电感。TDR测的结果如下:信号到负载电容的时间为1.5ns,然后在容性负载产生发射,又经过1.5ns给到TDR测试源,所以在3ns处看到容性负载的反射,然后又经过3ns的50R传输线到55R的传输线,所以在9ns(4.5ns *2)时,TDR测到55R传输线的阻抗变化,后面以此类推。原创 2023-05-19 17:56:35 · 2008 阅读 · 1 评论 -
传输线的反射
1、输入电压首先由传输线阻抗和信号源内阻分压0.83v,1ns后信号到达远端,远端阻抗无穷大,反射系数为1,则产生的反射电压为0.83v,那么在远端测得的电压就是0.83v+0.83v=1.66v。我们在分析一个远端开路的反弹图的时候了解到在足够长的时间内,信号来回反射引起振铃,但是如果我们信号的传播时延很短的时候就应该看不到的振铃的,因为在很短的传播时延的情况下,举例:1v的信号从50Ω的传输线上转到75Ω的传输线上,Vr / Vin = (75-50)/(75+50) = 0.2,Vr=0.2v。原创 2021-06-07 09:05:31 · 3743 阅读 · 1 评论 -
地弹问题学习总结
我们已经了解产生地弹的原因是因为信号在不同平面切换时参考平面的改变造成返回电流在两个不同参考平面之间的阻抗上产生压降,我们把这种现象叫做地弹。原创 2021-05-27 09:07:50 · 1467 阅读 · 0 评论 -
方波信号的频谱与带宽
在上图中,如果只用0次,1次,3次谐波合成时域的波形,那么所得的波形的信号带宽只达到3次谐波的值,即3Ghz的带宽,越多次谐波合成时,方波的带宽也就越大,方波的上升时间也就越短,与理想方波就越接近。我们知道高频的信号的板材并不是FR-4了,因为传输线上的损耗会比较大了,要选用其他的板了,从下图可以看出随着频率的增加,传输的损耗越来越大,一般在超过1G的高速链接中就不能再使用FR-4的板材了,主要表现就是上升边沿变缓。BW为带宽,单位为GHz,Tr为上升时间(10%到90%),单位为ns。原创 2022-05-26 09:40:19 · 14031 阅读 · 0 评论 -
传输线的特征阻抗计算
由特征阻抗的关系式Z = U / I = 83*√Er/CL,我们可以知道特征阻抗的大小与单位长度电容CL成反比,所以增加两个导线的距离电容会减小,阻抗就会增大,若增加微带线的宽度,那么电就会增大,阻抗就会减小。如果一段导线的宽度是变化的,那么这段导线就是没有特性阻抗的,如果导线的横截面宽度。CL为传输线单位长度的电容量,v为信号的速度,U为信号的电压。其中Z的单位为Ω,CL单位为pF/in,Er为材料的介电常数。其中,2,表示特性阻抗(单位为Ω),L,表示传输线的单位长度回路电感,C,表示传输线的单位。原创 2021-04-27 08:52:18 · 3490 阅读 · 3 评论 -
Ansys SIwave仿真阻抗与串扰
用Ansys SIware的Impedance Scan功能可以快速的对layout的阻抗仿真,给出走线各部分的阻抗大小,可以一目了然的看出阻抗的控制情况。下图为阻抗仿真的结果,从图中可以看出走线不同的颜色大小表示阻抗的大小,左侧为阻抗的参考图例,我们也可以鼠标点各段走线来获取精确的阻抗大小。放大BGA器件这里,可以看出扇出过孔的位置由于线宽的限制,线的宽度比较小,所以阻抗会偏大一些,有80Ω左右,造成阻抗的不连续,那就要尽量减小这个窄线宽的长度。原创 2024-03-19 18:01:33 · 1049 阅读 · 0 评论 -
ANSYS_Designer仿真串扰
1、边沿RT的大小对串扰的影响仿真电路如下图所示:V1为V_Pulse电压源,设置如图所示:A4为耦合微带线这里一定要设置为9.6mil,因为介质厚度我设置的是4.8mil,如果没阻抗匹配会在串扰的基础上增加信号的反射,得出的串扰波形可能就是这样的了,所以设置线宽的时候一定要根据介质厚度来做阻抗匹配。计算饱和长度在ansys菜单下添加边沿扫描点,0.2ns 0.7ns 1.2ns 1.7ns近端串扰波形:我们耦合长度设置的为1000mil,不同边沿的饱和长度为:0.2ns*3365.75=673.15mil原创 2022-12-07 19:59:13 · 1545 阅读 · 0 评论 -
均匀传输线的串扰和饱和长度
1、均匀传输线的串扰和饱和长度下图为串扰的电路模型,动态线与静态线之间通过互容与互感联系,这样也说明了动态线的信号耦合到静态线上的条件是存在di/dt或者dv/dt时,也就是说只在信号边沿上产生串扰,当电压或者电流为常数的时候静态线上就不会有串扰的信号。信号前沿可以看作导线的电流源,在整个前沿的时刻,流经互容的总电流为: Ic=Cm*dV / dtCm为上升沿时间段长度的耦合电容,dt为上升沿时间,dV为信号电压。又有Cm=Cml*△X = Cml*v*R原创 2022-12-06 10:04:18 · 555 阅读 · 0 评论 -
DDR的拓扑与仿真
Fly-by只是daisy chain的stub为0的特殊情况,长线远端匹配daisy chain的仿真原理图如下图所示,信号源上升下降时间0.5ns,脉宽10ns,周期20ns,高电平1v,三段stub的传输时延设置为td,td的参数从0.05ns到0.2ns,步长0.05ns。长线源端匹配daisy chain的仿真原理图如下图所示,信号源上升下降时间0.5ns,脉宽10ns,周期20ns,高电平1v,三段stub的传输时延设置为td,td的参数从0.05ns到0.2ns,步长0.05ns。原创 2024-07-06 15:29:59 · 941 阅读 · 0 评论 -
DDR自学笔记
以下面的DDR3读取为例,下图中共有8条数据线,每一条数据线都是一个8选1模拟开关的输出,每个输出前面还有8个输入,这个8个输入分别来自8个bank,8个输入会先存在fifo中缓存,MUX读出的时钟就是内核时钟的4倍,由于DDR的时钟上下边沿采样,所以读出8个数据的时间就是1个内核时钟,8个输出就对应64个输入,prefetch的8n的n是指DQ的IO位宽,表示以位宽的8倍来预取数据,n也就是DQ的数量一般可以是4,8,16,对应预取数据就是32,64,128。每行有1024列,每列包含8位数据。原创 2024-06-29 13:25:58 · 876 阅读 · 0 评论