错误陈述:在用modelsim做仿真时,遇见一个错误,提示的是Error: F:/study/test/test/test_tb.v(10): 'clk' already declared in this scope (test_tb).
很简单的一个testbench源码如下:
`timescale 1ns/1ps
module test_tb ();
test test_init
(
.clk (clk),
.a (a)
);
reg clk;
initial clk = 1'b0;
always #100 clk = ~clk;
endmodule
出现这个错误的原因:test模块例化出现在了reg clk;之前,也就是例化模块里面的变量要先申明,将clk的申明写到test例化之前错误就解决了。
虽然是个小问题,也希望对遇到这个问题的朋友们有所帮助!