为什么Modelsim不能仿真Quartus中选择cyclone10器件后生成的PLL IP？

Quartus版本是Quartus Prime 17.1 Lite Edition，工程中选择的器件是Cyclone 10 LP系列器件；

Modelsim版本是Modelsim SE 10.2，其中添加了altera 的仿真库，并编译了verilog版本的库文件。

 问题描述：

以cyclone10 LP器件在Quartus中生成的PLL IP在Modelsim 中仿真无数据输出，呈现高阻态（如图1）；

图1

但是在同样激励文件下，以cyclone IV E器件在Quartus中生成的PLL IP仿真正常输出（如图2）。 

图2

在网上找了一些资料，大致说明此种情况就是由于Quartus版本原因，导致PLL IP（verilog版）在仿真时不可用，但是PLL IP（VHDL版）是可以仿真的，实际测了一下（如图3），确实如此，前提是Modelsim 要编译VHDL的仿真库文件。

图3

 网上有说可以下载Quartus补丁修复此问题，参考链接如下：https://hifpga.com/%E9%97%AE%E9%A2%98/20727/%E4%BD%BF%E7%94%A8verilog%E4%BB%BF%E7%9C%9Fcyclone-10-lp-pll-ip%E6%97%B6%E4%B8%BA%E4%BB%80%E4%B9%88%E6%B2%A1%E6%9C%89%E8%BE%93%E5%87%BA/

没有实际验证过，有需要的可以尝试一下。