gen阻抗 pcie_理论篇|如何实现PCIe Gen3/Gen4接收端链路均衡测试?

这是关于如何实现PCIe Gen3/Gen4接收端链路均衡测试的系列介绍，小泰将分别从理论篇到实践篇，为您讲述PCIe 3.0/4.0的链路均衡的工作原理及对链路均衡的测试和调试。

本期为理论篇，主要介绍PCIe 3.0&4.0的链路均衡，包括：

1)发送端的均衡: FFE

2)接收端的均衡: CTLE和DFE

3)链路均衡过程

PCIe接口自从被推出以来，已经成为了PC和Server上最重要的接口。为了更高了数据吞吐率，PCI-SIG组织于2010年推出了PCIe 3.0，数据速率达到了8GT/s；于2017年推出了PCIe 4.0，数据速率达到了16GT/s。PCIe 3.0已经是PC上的标配接口；而PCIe 4.0目前仍处于高端Server上，在PC上也在开始普及。

但是随着速率的翻倍，为了在PCIe 3.0和4.0中仍然使用普通的FR4板材以及廉价的接插件。

PCI-SIG组织对规范做了两方面的改进：使用128b/130b编码来代替8b/10b编码，使得编码效率大幅提高；

使用动态均衡技术，来代替先前代的静态均衡技术；

通过这两方面的改进，PCI-SIG组织实现了在速率翻倍的同时，仍能保持使用普通的FR4板材和廉价接插件。本应用笔记就聚焦于PCIe 3.0和4.0中的动态均衡技术，介绍其原理、实现及其相关的一致性测试。这样一种动态均衡技术，在spec中被称作“Link Equalization”(链路均衡，简称为LEQ)。

本系列包含理论篇和实践篇两个部分

理论篇主要介绍