FPGA中的四种常见时序路径分析

FPGA中的四种常见时序路径分析

第一种：从FPGA输入引脚到目的寄存器的数据输入端口

数据由Board Clock发起并在FPGA外部产生，数据经过input delay的延迟后到达FPGA的输入端口，然后数据经过FPGA的internal Delay后到达目的时钟驱动的目的寄存器。
这种路径是没有源时钟路径的，用户需要约束Input Delay和时钟来告知时序引擎必要信息，时序引擎才能正确的分析这种路径。

第二种：从源寄存器的时钟输入端口到目的寄存器的数据输入端口

数据由源时钟发起并在FPGA内部产生，数据经过Data Path Delay后到达目的时钟驱动的目的寄存器，这种时序路径是最常见的，用户需要约束源时钟和目的时钟告知时序引擎必要的信息，时序引擎才能正确的分析这种时序路径。

第三种：从源寄存器的时钟输入端口到FPGA的输出端口

数据由源时钟发起并在FPGA内部产生，数据经过Internal Delay后到达输出端口，然后数据经过Output Delay后Board Clock捕获到。
这种路径是没有目的时钟路径的，用户需要约束Output Delay和时钟来告知时钟引擎必要信息，时钟引擎才能正确的分析这种路径。

第四种：从FPGA的输入端口到FPGA的输出端口

数据横穿FPGA，没有经过任何触发器，这种路径也叫in-to-out path，约束输入和输出延时的参考时钟可以使用虚拟时钟。
这种路径中只有数据路径，用户需求约束Input Delay和Output Delay，告知时序引擎必要的信息，时序引擎才能正确的分析这种时序路径。