verilog实例引用是并行语句_Verilog语法介绍之模块

模块的定义以关键字module开始，模块名、端口列表、端口声明和可选的参数声明必须出现在其他部分的前面，endmodule语句必须为模块的最后一条语句。端口是模块与外部环境交互的通道，只有在模块有端口的情况下才需要有端口列表和端口声明。模块内部的5个组成部分是：变量声明、数据流语句、低层模块实例、行为语句块以及任务和函数。

端口是模块与外界环境交互的接口。对于外部环境来说，模块内部是不可见的，对模块的调用只能通过其端口进行。这种特点为设计者提供了很大的灵活性，只要接口保持不变，模块内部的修改并不会影响到外部环境。

在模块的定义中包括一个可选的端口列表。如果模块和外部环境没有交换任何信号，则可以没有端口列表。

端口列表中的所有端口必须在模块中进行声明，Verilog中的端口具有3种类型，即input、output与inout。在Verilog中，所有的端口隐含地声明为wire类型，因此如果希望端口具有wire数据类型，只要将其声明为3种类型之一即可。如果输出类型的端口需要保存数值，则必须将其显式地声明为reg数据类型。

不能将input和inout类型的端口声明为reg数据类型，这是因为reg类型的变量是用来保存数值的，而输入端口只反映与其相连的外部信号的变化，并不能保存这些信号的值。

注意，在Verilog中，也可以使用ANSI C风格进行端口声明。这种风格的优点是避免了端口名在端口列表和端口声明语句中的重复。如果声明中未指明端口的数据类型，则默认端口具有wire数据类型。

举例如下：