来自微信公众号 “数字芯片实验室”
时序分析的一个重要部分是准确地指定时钟和相关属性,例如延迟(latency)和不确定性(uncertainty)。
EDA工具可以分析以下类型的时钟信息:
时钟网络latency和 skew:时钟网络相对于时钟源的延迟(latency)和
时钟网络中到达各个终点的时间偏差(skew)。对于多时钟设计,还可以指定时钟间的偏差。
在生成时钟树之前,一般设置时钟网络为ideal
门控时钟:门控时钟是一个由门控逻辑(除了简单的缓冲器或反相器)控制的时钟信号。
生成时钟:生成时钟是由另一个时钟信号产生的,例如分频器。
创建时钟
使用create_clock命令指定设计中的所有时钟。这个命令在指定时钟源创建时钟。时钟源 可以在输入端口(input port)或内部引脚(internal pin)。 EDA工具会自动跟踪时钟网络到达其扇出的所有寄存器。
使用create_clock命令创建的时钟是理想的。所以在创建时钟后,必须准确地描述时钟网络以执行准确的时序分析。
create_clock命令同时也创建了一个与时钟同名的路径组(path group)。
在端口C1和CK2上创建时钟周期为10,上升沿为2,下降沿为4:
create_c