异步FIFO的设计

目录 

一、FIFO概述

二、设计原理

1.系统总体框图

2.写满信号、读空信号的产生

3.跨时钟域同步

三、代码实现

总结

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一、FIFO概述

       FIFO，本质上来说还是一个RAM，是一种先进先出的数据缓存器，它主要应用于FPGA中不同时钟域之间的切换、不同位宽之间的数据匹配、数据的缓存等方面，极大提高了数据传输的效率。根据FIFO工作的时钟域分为同步/异步FIFO，同步FIFO是指读时钟和写时钟为同一个时钟，在时钟沿来临时同时发生读写；异步FIFO读写时钟不一致，读写相互独立。

二、设计原理

1.系统总体框图

      下图给出整体设计的框图，主要包括三大模块：写控制模块、存memory模块、读控制模块；写控制模块主要用来产生写memory的地址，输出写满信号；读控制模块主要用来产生读memory的地址，输出读空信号。

        由于异步fifo的读写时钟不同，因此在读、写控制模块中需要对不同的时钟进