不定期发布一些CPU、DDR、NAND、PCIE等相关知识的学习和感悟。

从DDR3开始，为了应对越来越高的速率和时序挑战，引入了Fly-By拓扑结构和Write Leveling技术，旨在解决DQS-DQS#和CK-CK#的边沿对齐问题，这极大地提升了DDR通信中的高速率和信号完整性问题。

随着DDR规范的不断迭代更新，通信速率得到极大提升。为了使数据被准确地存取，DDR中引入了双沿采样、源同步时钟（DQS）、低电平逻辑，以及DLL（delay locked loop）等技术。同时，为了简化DDR颗粒的设计，将复杂的延时对齐操作放到存储控制器中，在读取时将DQS边沿与DQ边沿对齐，而在写操作时将DQS边沿与DQ中心对齐。在提升访问带宽的同时，简化了DDR颗粒的设计。

虽然DDR5的RANK位宽由64 bits减少为32 bits，但由于BL、BG的数量都被加倍，配合新的BANK刷新特性，以及时钟频率的巨大提升，DDR5的有效带宽反而增加了一倍。。

内存交错技术（BANK interleaving）通过巧妙的分配地址线的映射方式，实现了内存颗粒内部不同BANK之间数据的交错访问，隐藏了各BANK的数据锁存时间和恢复时间，使得数据总线处于尽量饱和的工作状态，这显著提升了内存访问效率。

猝发长度（Burst Length, BL）是指某行打开期间，能够连续读取的列数；而预取（Prefetch）则是指在指定BANK和行列地址之后，可以往该地址内写入（或读取）的数据量（DDR3是8Bytes）。