DDR知识四：为什么在读写时DQS/DQ的对齐方式不同？

目录

1.概述

2. 简化DDR颗粒，复杂化控制器

3.总结

---

随着DDR规范的不断迭代更新，通信速率得到极大提升。为了使数据被准确地存取，DDR中引入了双沿采样、源同步时钟（DQS）、低电平逻辑，以及DLL（delay locked loop）等技术。同时，为了简化DDR颗粒的设计，将复杂的延时对齐操作放到存储控制器中，在读取时将DQS边沿与DQ边沿对齐，而在写操作时将DQS边沿与DQ中心对齐。在提升访问带宽的同时，简化了DDR颗粒的设计。

1.概述

我们知道，现代内存（包括DDR/DDR2/DDR3/DDR4/DDR5...）采用源同步时钟方式，DQ数据是通过DQS来采样的，且DQS是双向信号：当CPU从SDRAM中读取数据时，数据的方向是从SDRAM到CPU，SDRAM作为驱动器，将DQS边沿与DQ边沿对齐；当CPU向SDRAM中写数据时，数据的方向是从CPU到SDRAM，CPU作为驱动器，将DQS边沿与DQ中心对齐。

为什么相同的信号，在读和写两个不同的方向传输时，DQS与DQ的对齐位置不同呢？

2. 简化DDR颗粒，复杂化控制器

为了给更高带宽需求的系统提供显著的性能改善，DDR引入了双沿采样、源同步时钟（DQS）、低电平逻辑，以及DLL（delay locked loop）等技术。在DDR控制器设计中，有3个关键决策永远困扰着DDR控制器的设计。

第一个关键决策是：在DDR中引入一个DLL（delay locked loop）或等效电路，需要一种合理的逻辑机制，来规范DQ边沿与DQS边沿之间的关系。这一点，使得DDR控制器的设计变得复杂。

为了提升带宽，DDR使用了一种源同步时钟技术，即发送数据的DDR颗粒自行产生时钟DQS。这种操作的好处是，DQ和DQS将拥有相似的负载和物理特性，并且DDR可以容易地以相对于数据引脚最小的偏斜来驱动DQS。

第二个关键决策：应该将DQS的边沿放在DQ的什么位置？在理想的情况下，最合乎逻辑的对齐方式是将DQS边沿准确地放置在DQ的中心，从而方便在控制器处捕获数据（理想的建立时间和保持时间）。但是，这将使DDR上使用的DLL电路非常复杂，因为它只能用于消除时钟插入延迟。

将DQS边沿居中于DQ需要DDR的DLL将DQS边沿完美地移位90度。从逻辑上讲，当多个DDR颗粒连接到同一个存储控制器时，给DDR颗粒增加成本负担是没有意义的。JEDEC最终决定，在DDR端将DQS边沿与DQ边沿对齐，即控制器从DDR读取数据时DQS边沿与DQ边沿对齐，控制器端来实现DQS边沿与DQ中心对齐的操作，这样可以简化DLL设计。如下图所示。

相反，对于发送到DDR的写入数据，要求DQS边沿与DQ中心对齐，使得DDR易于对数据进行采样。即控制器向DDR写数据时DQS边沿与DQ中心对齐，颗粒收到后直接利用DQS来采样和存储DQ数据，而无需其他复杂的延时操作。如下图所示。

第三个决策是：DQS设计为单向还是双向？最终，为了节省引脚和其他原因，JEDEC采用了双向DQS作为标准。这一决定导致DQS不是自由运行的时钟，而是仅当数据被输出（读取）时由DDR驱动，并且当写入给DDR时由存储控制器驱动。

从综合成本来看，这些关键决策是完全有效的——将复杂的元素保留在最少的芯片中。这三个关键决策，将所有繁重的工作都放在了内存控制器的肩上，DDR颗粒则变成一种相对被动的存取器件。

3.总结

随着DDR规范的不断迭代更新，通信速率得到极大提升。为了使数据被准确地存取，DDR中引入了双沿采样、源同步时钟（DQS）、低电平逻辑，以及DLL（delay locked loop）等技术。同时，为了简化DDR颗粒的设计，将复杂的延时对齐操作放到存储控制器中，在读取时将DQS边沿与DQ边沿对齐，而在写操作时将DQS边沿与DQ中心对齐。在提升访问带宽的同时，简化了DDR颗粒的设计。

===========================全文完毕=====================================

欢迎留言讨论，批评指正。码字不易，求关注点赞收藏，一键三连，给予我继续创作的动力，感谢！