Prime time官方教程笔记(静态时序分析) （一）

来自Synopsys 客户培训服务

适用于prime time 2019.03-sp3及以下版本

使用primetime完成static timing analysis和signal integrity ananlysis 静态时序分析和信号完整性分析分以下几步:

1. 读入设计,库,parasitic data 和约束;

2. 在生成报告之前,debugging STA的约束;

3. 创建恢复保存的会话;

4. 为summary timing 和noise生成和解释报告

5. 使用POCV 技术 计算OCV(on chip delay vari)算占比例

6. 为signoff accuracy打开advance waveform propagation(AWP)开关

7. 使用PBA 基于路径的分析

8. 包括由耦合电容(coupling capacitance)影响的信号完整性

9. 使用 physical awared ECO假设分析技术完成时序收敛;

什么是primetime

进行静态时序分析

使用SPEF拥有更精确的延迟计算

使用POCV PBA AWP技术提供signoff accuracy

包含timing的信号完整性分析,使用CCS库模型的噪声分析

创建QTM ETM 时序模型

为时序收敛生成ECO指导

允许多工艺角多模式的DMSA分析

什么是静态时序分析

静态时序分析,就是验证同步时钟之间的时序,但不验证功能;

使用形式化的,数学的方法来代替向量;不使用动态的逻辑仿真;

比门级仿真要快很多

STA是基于路径的

每条路径的timing arcs都被计算在内;

cell delay arc

net delay arc

STA是约束驱动的

PT不会报告一个没有被约束的路径；

不准确的不完整的约束将会导致不正确的分析浪费运行时间；

如何应用，解释（interpreting），和debugging约束将会在后边的章节介绍；

 

signoff的考虑

signoff是指测试完成后的确认叫做signoff（签收）

分析必须包括由于耦合电容影响产生nets之间的的串扰（crosstalk），他会导致时序和功能上的错误；

primetime _SI信号完整性检查工具会检查以上对delay和noise的影响;

有必要对随机过程的变化进行精确有效的建模;

POCV(parametric on chip variation参数化片上变化)将时序建模为真实的统计分布,而不是最小最大延迟;

in advanced process nodes,设计波形和表征波形(characterization waveforms)

使用CCS库的AWP能够恢复这种网表的失真变形;

时序收敛需要生成ECO guidance(工程变更指导);

physical aware ECO考虑物理实现的可完成性以改善相关性;

DMSA(分布式的多场景分析 distributed multi scenarios analysis)提供多PT场景的有效的唯一的分析;

PT会验证大量的时需检查;

由代工厂指定的时序检查和用户之低昂的时序检查

recovery

removal

setup/hold

out_setup/out_hold

clock_gating_setup/hold

data2data setup/hold

max_skew

min_period

min_pulse_width

还有在库中指定的附加的检查:

clock_separation:这是对主从触发器所需要的最小时钟的约束,将两个时钟隔离开来,避免触发器变得透明;

nonsequential:和两个data pin的data to data的建立保持时间检查相似;

时需检查总结报的验证

report_analysis_coverage

时序路径的起点和终点

起点:

寄存器的时钟pin

输入ports

终点:

寄存器的所有的输入pin,除了clock pin

输出ports

路径类型:

输入路径

reg-reg路径

输出路径

组合逻辑路径

关于违例路径种类的总结报告;

report_global_timing

建立时间分析 setup timing analysis

建立时间和保持时间 深入理解见 PRIMETIME笔记

整个静态时序分析的flow

step1a:加载设计和检查;

在读入设计之前要设置两条路径:

search_path和link_path

使用命令:

set_app_var search_path “路径名" set_app_var link_path "* 路径名" read_verilog ***.v current_design ORCA

 

#检查当前设计

current_design

get_design *

list_designs

都可以;

step 1b加载库,并检查

link_design

检查当前库:

list_libs / list_libraries / get_libs

printvar link_path

printvar search_path

step2a: 读入参数;(SPEF和 GPD格式的参数文件)

question: 文件的具体内容是什么?

read_parasitics -format SPEF flat.spef