基于FPGA的时间数字转换(TDC)设计(二:多相位设计)

1、多相位TDC计时FPGA代码设计
接上期的讲解，本期主要讲多相位TDC计时的FPGA代码实现。图1为TDC测量实现系统图。时间信号经过探测器后，转换为电信号，一般探测器出来的信号幅度和脉宽都比较小，需要时间鉴别器进行比较和整形，以便于FPGA能够识别。经过FPGA TDC计时模块后，测量出两信号的时间差。将打包好的数据，通过USB2.0接口传输给上位机软件。

图1 TDC测量实现框图

在本方案中，TDC计时设计的时间分辨率为312.5ps，主频为400Mhz(2.5ns),采用8相位设计，这样就可以满足设计要求了。根据笔者经验，多相位采用Xilinx FPGA芯片最多能做到16相位，最小分辨率大概在156ps左右。读者可以在评论中留言讨论或者向笔者索要工程文件。图2为多相位TDC计时实现FPGA代码架构，主要由时钟产生模块，TDC模块等组成。

  图2 多相位TDC计时实现FPGA代码架构

1.1 多相时钟产生模块

时钟模块负责产生