基于FPGA的时间数字转换(TDC)设计（四: 基于IODELAY的TDC设计）

已于 2023-02-15 12:18:40 修改
阅读量4k 收藏 25
点赞数 2
分类专栏： 数字转换(TDC) Verilog 文章标签： fpga开发
于 2023-01-22 22:47:14 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/weixin_41784968/article/details/128749662
版权
本文介绍了基于FPGA的抽头延迟线法时间数字转换器(TDC)设计，详细阐述了IODELAY模块在Xilinx Artix-7开发板上的应用，包括设计原理、代码实现及仿真结果分析。通过设置IDELAYE2模块的参考时钟和延迟步进，构建分辨率为78ps的延迟链，实现了高精度的时间测量。
摘要由CSDN通过智能技术生成

1. 基于IODELAY的TDC设计原理

在第一篇中讲过，基于FPGA开发的TDC常见的有直接计数法，多相位时钟采样法，抽头延迟线法等等。前面3篇讲解了基于多相位的TDC，接下来主要讲解基于抽头延迟线的方法。在Xilinx FPGA开发中，要实现抽头延迟线，主要由进位链(Carry4)和IODELAY模块构建延迟链实现。以下主要介绍基于IODELAY的TDC设计原理。

抽头延迟线法实现如下，图1为抽头延迟链TDC构成的一种结构，将一组延迟最小单元(延迟时间为\tau)级联成一条延迟链，组成一个周期。每个延迟单元

了解本专栏 订阅专栏 解锁全文 超级会员免费看
SDAU2005
关注
专栏目录
订阅专栏
基于FPGA的时间数字转换(TDC)设计(二:多相位设计)
sdau2005的博客
12-26 5055
基于FPGA的时间数字转换(TDC)设计，此为第二篇
基于FPGA的时间数字转换(TDC)设计（五：基于Carry4的高精度TDC设计）
sdau2005的博客
02-15 6468
基于FPGA的时间数字转换(TDC)设计，此为第五篇：基于Carry4的高精度TDC设计。提供工程文件及MATLAB测试分析代码
基于FPGA 的TDC设计更好的选择——易灵思Quantum架构FPGA
zagema的博客
06-02 2428
本文介绍了一家新的国产FPGA独特的架构，分析了在这种架构上构建TDC相对于传统FPGA的优势。
FPGA内部资源(Xilinx) ---- IDELAY(延时)
最新发布
HackEle的博客
08-26 201
关注、星标公众号，精彩内容每日送达 来源：网络素材1. 7系列IO资源HR bank  在7系列FPGA中，其HR bank的IO结构如下图所示。其中在HR bank的IO都会有如下的结构部分，分别是信号输入输出的pad，然后会经过IOB，在HR bank中有用于输入延时的资源IDELAYE2这个结构。在HR bank中，没有用于输出的延时结构。最后是输入输出的逻辑或者串并转换的Serdes。...
FPGA实现基于时间内插法的TDC测量----第一章
MengMengdenanren的博客
05-02 1万+
前段时间有同学找我做这个毕业设计,一开始也不太了解TDC测量，只是听学姐说是用FPGA实现时间测量的项目，第一直觉觉得不太难，所以就答应帮忙，所以此处给所有准备使用FPGA实现TDC的朋友们第一个建议，这个项目真的不太容易，请做好心理准备！ 进入正题，首先是什么是TDC和什么是时间内插法？ TDC ： Time To Digital Convertor TDC的分类 ： 起始停止计数...
FPGA TDC 进位链
liuheda的博客
08-11 1万+
CYCLONE IV的LE结构图： 可以看到里面有一个4输入的LUT,有一个3输入的LUT。 LE有两种模式，如果是普通模式，就只用到那个4输入的LUT，用来实现4输入的组合逻辑功能。 如果是算术模式，就是用来实现加法运算。这个时间一般DATA D输入为VCC或其他，反正不用。 DATA C选择使用CIN。4输入的LUT就用来实现DATA,DATAB,CIN的加法运算。3输入的LU...
基于FPGA的时间数字转换器（TDC）设计与Verilog实现
ZrElixir的博客
09-25 1719
通过定义适当的接口和状态机，我们能够实现一个简单的TDC，并能测量输入信号之间的时间间隔。希望这篇文章对您有所帮助！当接收到开始触发信号时，TDC将开始计时，当接收到停止触发信号时，TDC将停止计时并输出时间间隔。当接收到停止触发信号时，TDC返回状态0，并将计数器的值输出到时间输出端口（time）。在上述代码中，我们使用了一个时钟信号（clk）和一个复位信号（reset）来控制TDC的行为。要使用该TDC设计，我们需要在FPGA开发板上实例化这个模块，并将输入信号和时钟信号连接到适当的引脚。
基于FPGA的TDC延时设计
热门推荐
sinat_39724439的博客
03-23 1万+
1、参考‘ https://cas.tudelft.nl/fpga_tdc/TDC_basic.html 2、原理 采用FPGA的CARRY4进位单元，每个CARRY4的COUT连接到下一个CARRY4的CIN，这样级联起来，形成延时链；每个COUT做为抽头输出到触发器，通过本地时钟进行数据采样。假定每个延时链的延时是固定的（最后需要标定），可通过采样值大致估算所测信号与本地时钟上升沿之间的间隔，当得到适当的标定后，可获得较高的精度。 3、当前测试的芯片是XC7K325TFFG900 -2 仿真中的carr
基于FPGA的8通道高精度TDC技术
01-26
高精度脉冲式激光测距的精度与时间数字转换器(TDC)的精度密切相关,基于现场可编程门阵列(FPGA)的多通道TDC可有效降低系统的复杂度、提高测量效率。利用Xilinx Kintex-7系列内的CARRY4模块构造延迟链作为细计数,用25位200 M的系统时钟进行粗计数,采用粗细结合的方式,在FPGA芯片内设计并验证了8通道高精度TDC。针对延迟单元的超前进位特性及其受温度电压影响的非线性时延,利用码密度测试法和在线校准法进行校准。实验结果表明,设计的8通道TDC分辨率小于35 ps,精度为36.8 ps,误差峰峰值为157.2 ps,量程为167.77 ms。
基于FPGA的TDC分类总结
zzjjyy1997的博客
06-25 2469
参考了 IEEE上的Recent Developments and Challenges in FPGA-Based Time-to-Digital Converters文章和自己的一些看法总结了TDC的分类和工作特性。
使用verilog实现基于FPGA的TDC设计
QQ_778132974的博客
12-15 5201
verilog实现TDC 高精度时间数字转换器概述(TDC) 简介： TDC被用于测量时间间隔，应用在物理研究、飞行时间测量领域等。 本设计使用verilog实现并在xilinx和altera的FPGA上均可实现！ 设计中使用到下述几个模块，包括FIFO，COUNT等，在xilinx下也使用到了一些原语等。下面有实现的代码和仿真截图等。 顶层模块设计如下： module top( input wire start, input wire stop, input wire clk, output wire T
皮秒级分辨率FPGA的TDC技术研究
02-27
皮秒级分辨率FPGA的TDC技术研究，该文来自知网，感觉讲的很好，所以放上来
基于FPGA的TDC设计及非线性校正.pdf
07-13
基于FPGA的TDC设计及非线性校正.pdf
基于FPGA的高时间数字转换电路设计
01-19
摘要：本文介绍一种基于 FPGA高精度时间数字转换电路的设计方法，利用片内锁相环（PLL）和环形移位寄存器，采用不高的系统时钟便可得到很高的时间分辨率，且占用较少逻辑资源。可作为功能电路独立使用，也可作为 IP...
EDA/PLD中的基于FPGA的高精度时间数字转换电路设计
11-11
摘要：本文介绍一种基于 FPGA高精度时间数字转换电路的设计方法，利用片内锁相环（PLL）和环形移位寄存器，采用不高的系统时钟便可得到很高的时间分辨率，且占用较少逻辑资源。可作为功能电路独立使用，也可作为 IP...
基于FPGA的时间数字转换(TDC)设计（一:原理）
sdau2005的博客
12-24 3620
基于FPGA的时间数字转换(TDC)设计，此为第一篇
【Altera soc 体验之旅】+延时链测试以及亚稳态分析1
liuheda的博客
08-12 1745
延时链测试以及亚稳态分析1.前言  图 1 静态时序分析的超前进位延时链信息 在上一篇（基于超前进位延时链的时间数字转换器）中，使用TimeQuest分析了延时链的cin到cout的延时为每两个延时单元延时45ps左右（图 1）。但是，对于一个测试的设计，还是要采取一些方法来测试实际的延时单元延时。此文借助SignalTap II工具来实现测试。具体思路是，输入信号的延时间隔除以延时链中边沿移动的...
FPGA上的时间数字转换器（TDC）：详细概述及FPGA开发
EsqpWeller的博客
09-18 3900
本文对基于FPGA的时间数字转换器（TDC）进行了详细的概述，并提供了一个简单的示例代码，展示了如何在FPGA上实现TDC功能。在本文中，我们将详细概述基于FPGA的TDC，并提供相应的源代码示例，以帮助读者理解和实现这一功能。需要注意的是，这只是一个简单的示例，实际的TDC设计可能需要更多的功能和优化，以满足特定的需求。读取和重置：最后，测量结果可以通过读取计数器的值来获取，并且在每次读取后需要将计数器重置为零，以便进行下一次测量。TDC的基本原理是测量信号的到达时间与参考时钟之间的时间差。
TDC综述(二)——基于FPGA的TDC关键技术
Arist.
09-26 6224
2.1 粗计数模块 粗计数模块是TDC的基础。[35-37]是其实施实例。这一结构可以使用半加器和寄存器（用于在每一系统时钟周期存储和更新计数器的值）实现。主要有两种变体。第一种，计数寄存器从零开始计数，当检测到有效输入信号时，在该时钟周期增长计数值，即被测信号，后文中称为HIT。第二种，在每次HIT信号到来时俘获当前时刻的时间戳。通过比较获得的时间戳，获取两次事件的时间信息。粗计数模块的测量范围和分辨率可通过如下方式获得： 第二种结构的优势在于便于实施和资源节约。然而，可实现的最大分辨率受到系统时钟频
modelsim iodelay2
10-15
ModelSim IODELAY2是一种与Verilog HDL相关的模拟仿真工具。该工具用于模拟和调试包含输入输出延迟的电路设计。 IODELAY2提供了一种方便且准确的方法来模拟输入信号在进入电路之前所经历的延迟。通过在Verilog HDL代码中添加IODELAY2模块，可以为输入信号设置具体的延迟参数，从而模拟真实的信号传输过程。 IODELAY2模块包含多个参数，包括输入信号延迟、时钟延迟、输出延迟等。这些参数允许用户精确地模拟电路中不同信号的延迟特性。 在进行仿真时，IODELAY2模块会根据设置的延迟参数来模拟输入信号的传输过程。这种模拟可以帮助设计人员更好地理解和调试电路中可能存在的延迟问题，从而优化设计。 IODELAY2模块在设计时非常有用。当设计中包含了许多输入输出设备，例如芯片、传感器或通信接口时，IODELAY2可以模拟和调试信号在这些设备之间传输时可能出现的延迟和时序问题。 总而言之，ModelSim IODELAY2是一种强大的仿真工具，用于模拟和调试包含输入输出延迟的电路设计。它可以提供准确的仿真结果，并帮助设计人员发现和解决延迟相关的问题。
评论 2
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

SDAU2005

你的鼓励将是我创作的最大动力

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付：¥1
获取中
扫码支付

您的余额不足，请更换扫码支付或充值

打赏作者

实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值