关于Windows vivado综合卡死的问题

已于 2023-02-09 11:38:26 修改
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文章标签： fpga开发
于 2022-06-02 00:07:31 首次发布
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在综合一个比较简单的工程时发现，在做了些许改动之后（添加了ila），发现综合长时间卡死在第一步（running synth_design），这是相当异常的，因为之前短时间内完成综合并能生成比特流。

起初认为是ila的原因，于是尝试减少ila抓取信号的depth、减少interface数量甚至直接去掉ila，均无果。

后来又猜测是因为中间文件导致的错误，运行reset_project，也没能解决。

后来通过重建工程解决的，重建步骤参考：

利用TCL重建vivado工程 - 知乎 (zhihu.com)

菠萝屋主人
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VGA图片显示的VIVADO工程
05-11
基于vga的彩条显示工程之上，修改后显示图片（板上rom资源存储mif文件）
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Running synth_design卡死
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Vivado综合running时间太长
pointer01的博客
02-15 3908
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09-30 1848
FPGA实验----Vivado开发基础 实验设备 软件：Vivado2015.2 硬件：创龙Artix-7系列实验箱 实验操作步骤 工程新建 1、打开Vivado2015.2软件，双击选择Create New Project，创建一个新的工程。 2、填好工程名称：led_test，选择一个不包含中文路径的文件夹，勾选Create project subdirectory，工程即会被创建在相应目录下。然后点击Next。 3、在弹出的窗口中勾选新建一个RTL工程，同时勾选此时不定义源文件。点击Next。 4、
Vivado综合时卡在INFO：[Synth 8-6742]Reading net delay rules and data
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05-29 480
在改了一版代码后出现了综合不出来的情况，尝试了数次，综合好几个小时也无果。回滚代码，发现是由于将rom的输出output改成10个output（为了一次读取十个rom中的数据，提高速度）。将rom改回正常的一根输出就可以正常综合了。猜测是由于线太多导致线网延时过于复杂？
vivado综合时间太久怎么办
masherll的博客
04-26 2807
总结：综合时间长首先需要排除代码是否有问题，然后通过重建工程看是否可以缩减综合时间，实在不行就看xdc是否有太多无用语句并删除（为什么放最后使用，因为你删除一些set false后，下次实现会话费很多时间，并需要重新设置set false）。2、发现了xdc文件中有几万行约束语句（做了很多次迭代约束），删掉所有没有用的语句，运行综合花了16分钟，可以接受。我自己有个工程综合要花5个小时，代码没问题，但是资源使用不超过50%，就离谱。1、重建工程，没有，综合还是要花5个多小时;
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aaa23d1的博客
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HLS VIVADO 高层次综合教程
03-30
该方案为hls教程以及例子，按照教程都来一遍，相信你对hls有深入的理解
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vivadohls闪退问题解决方法，直接删掉一个隐藏文件就能搞定，亲侧可用哦
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2021-10-16
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【常见 error】Vivado 综合出现中断、失败、“PID not specified”
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vivado联合vscode卡死
10-10
这个问题可能需要更多的信息才能确定原因。但是，以下是一些可能的原因： 1. 软件版本不兼容。 2. 计算机资源不足，例如内存不够。 3. Vivado和VSCode之间的通信存在问题。 您可以尝试以下步骤以解决此问题： 1. 确保您使用的是最新版本的软件。 2. 尝试关闭其他正在运行的应用程序以释放计算机资源。 3. 尝试重新安装Vivado和VSCode。 4. 检查您的设置是否正确，例如Vivado和VSCode是否已正确配置。
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